[参考译文] TLV320ADC6140：SDOUT 没有输出数据波形、而 FSYNC 和 BCLK 有输出

您好！

在主模式下、当 SDOUT 具有失真并且 FSYNC 和 BCLK 输出正确时、这可能是 ASI 总线格式不正确的症状或输入信号违反了 ADC 的输入引脚参数。 我的评论：

1.您的 MCLK 信号是什么？  测量的 BCLK 和 FSNYC 输出是什么？

2.能否提供输入信号的示波器抑制？ 确保对于差分输入、该信号不超过2Vrms。

3. 您的寄存器配置适用于 I2S、因此重要的是、您用于分析 SDOUT 的数字接收器配置为以4通道、16位字长进行读取

此致、

感谢您的答复。

我使用集成的低抖动锁相环(PLL)、0x13寄存器为0x81、fsync 约为13M

2.这是1kHz 正弦波输入的波形、从 mic 到 in1p 后

是的、我在 ARM 侧使用4通道、16位、并且命令为 arecord -D HW：1、0 -r 48000 -f S16_LE -c 4 test.wav。

但奇怪的是、为什么 DEV_STS0和 DEV_STS1通道的内容禁用及断电？  IN_CH_EN、ASI_OUT_CH_EN 和 PWR_CFG 寄存器的配置可通过设置清楚地打开

您好！

如果 MCLK 输入为13MHz、则将0x13寄存器值更改为0x82。 在寄存器0x14中将 BCLK：FSYNC 比率更改为64；值= 0x44。 然后验证输出 FSYNC 为48kHz 且 BCLK = 3.072MHz。

BCLK 应等于4Ch * 16位字长、* 48K FS = 3.072MHz。

此致、

我没有 MCLK。 fsync 引脚输出为13M。 我使用 PLL 在内部提供时钟、不使用 GPIO1或 GPIx 作为 MCLK 输入

您好！

您正在尝试将器件配置为主模式、对吗？ 此外、仅在8k - 768kHz 范围内支持 FSYNC。

有

抱歉、我之前犯了个错误。 BCLK 约为13M

好的、请阅读：  

确保正确设置设备。 GPIO 引脚必须配置为 MCLK、并且您作为主机必须为在主模式下运行的器件提供该信号。 然后、您的高频信号将生成抖动较低的 ASI 时钟。

我现在感觉很奇怪、当我复位芯片时、所有寄存器都处于默认状态、此时我唤醒芯片(将0x02寄存器设置为0x81)、关闭所有电源(将0x75设置为0x00)、打开所有通道(将0x73寄存器设置为0xf0)、为全部上电(将0x75设置为0xe0)、为什么 DEV_STS0寄存器的内容是0x00？
在 TI-TLV320ADC6140.pdf 中、"9.2.1.2.1 EVM 设置的器件寄存器配置脚本示例"也以这种方式进行操作。
DEV_STS0寄存器是否正确返回信息或通道是否处于禁用状态？

如果我使用 PLL、此芯片是否需要外部参考时钟？
"该器件使用集成的低抖动锁相环(PLL)来生成 ADC 调制器和数字滤波器引擎以及其他控制块所需的内部时钟。"
如上面的芯片手册所述、在主模式下不需要外部 MCLK？ 只需配置即可启用 PLL。

根据此（sbaa382.pdf ( ti.com)）),通过 GPIO1输入12MHz 晶体振荡器,fsync 和 BCLK 可以正常输出,可以测量到高达 12.288Mhz 和48kHz,但 sdout 只能输出高达1V 的信号,这是寄存器配置问题?