工具与软件：
团队成员、您好！
您可以帮助检查以下两个问题吗：
1 μ s 在 PCM6240、表中,TDM 作为 DSP 模式,如何理解 DSP 模式? 是 TDM 从器件还是 TDM 主器件？ 数据表中未进行清晰说明。
2 μ s、FSYNC 的下降沿设置 是否开始数据传输？ 我们的应用程序是 ADC 作为从器件,SOC 作为 TDM 主器件。 将 ADC 寄存器0x07地址设置为0x34值；
在数据表中, 我认为它只是下面的例子,实际上,它可以 通过 SOC 灵活设置. 我的陈述正确吗？
谢谢
您好、 Douglas、
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对于第二个问题、我如何知道 SOC (主 器件)发送 BCLK/FSYNC 满足 ADC (从器件) TDM 格式要求？
测试结果：以下是测试结果(ADC 作为 TDM 从器件。 寄存器7设置0X34； 寄存器8设置0x01 (TX_OFFSET=1) ；)
根据测试结果、我们知道 FSYNC 在 BCLK 上升沿时改变状态；看起来不符合数据表要求。
那么、 我是否应该 在 SOC 侧的 BCLK 下降沿设置 FSYNC 来更改状态、以满足 数据表要求？
数据表中的验收标准
您好、Douglas、
我的质询不清楚、请让我澄清我想根据上次的答复所表达的意见。
让我放大图像。我的 图像在 BCLK 的下降沿显示数据移动;但 FSYNC 在 BCLK 的上升沿移动;
那么、 我如何知道 SOC (主设备)发送 BCLK/FSYNC 满足 ADC (从设备) TDM 格式要求？
我是否应该将 FSYNC 从 BCLK 的上升 沿调整到 BCLK 的下降沿；
下面是数据表要求：
尊敬的 Jack：
可以、我可以理解、但是的、请将 FSYNC 和 BCLK 调整为同时在上升沿或下降沿改变状态。 FSYNC 和 BCLK 状态必须以这种方式同步
图1：BCLK POL = 1；在下降沿
如果希望 TDM 格式在 BCLK 的上升沿同时具有数据传输和 FSYNC 更改状态：
图2：BCLK_POL = 1、TX_EDGE = 1；两者都处于上升沿
您好、 Douglas、
这种错误类型是什么？ 我想您想说： 在 BCLK 的上升沿同时显示数据更改状态和 FSYNC 更改状态：
或 在 BCLK 的下降沿同时更改数据更改状态和 FSYNC 更改状态：
您好、Douglas、
我设置 BCLK_POL = 1、时隙 TX_OFFSET=1；相同的配置、为什么 PurePath Console 3显示不同的结果；看起来令人惊叹。
哪项正确？ 我的问题是 A]是正确的。 您的想法是什么？
a]如果创建新工程：
B]的工作时间
然后我进一步点击"LOAD Present"按钮、它将显示与 A]相同的格式
