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[参考译文] TLV320ADC6120：使用内部 LDO 时的 TLV320ADC6120时钟问题

admin
Guru**** 2381110 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1383083/tlv320adc6120-tlv320adc6120-clock-issue-using-internal-ldo

器件型号：TLV320ADC6120

工具与软件：

尊敬的  Sanjay、您是否曾设法在 AN EVM 上尝试过此操作？  

我使用同一器件进行了另一个 PCB 设计、完全没有任何 FSYNC 时钟。

我在主模式下使用 GPIO1上的24.576MHz 振荡器 MCLK。

我使用内部 LDO 1.8V 并在3.3V 上运行 IOVDD 和 AVDD

如果您可以尝试使用此部件的 EVM 并确认它可以在 PLL 处于激活状态的总线主控模式下使用、我将不胜感激。

如果你让它工作,你可以上传寄存器设置和 PP3软件文件,这样我就可以在我的硬件上尝试设置。

如果我无法让器件正确生成 BCLK 和 FSYNC、则需要寻求另一家供应商来获得高动态范围 ADC

这将是一个耻辱,因为我不得不设计这个绊脚石。

 

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    TI__Guru**** 2381110 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    我们的许多工程师本周已外出、预计下周早些时候会有回应。

    感谢您的耐心

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    TI__Guru**** 2381110 points
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    您好！

    在 EVM 上针对这些情况检查了以下配置：

    1)带24.576MHz MCLK 的主模式

    2) 2) fs = 48kHz、BCLK 与 FS 之比= 256 

    #Page 0
w 9c 00 00
w 9c 01 01  #SW Reset

#Page 0
w 9c 00 00
w 9c 02 81  #Wake up device, enable internal AREG

w 9c 13 87  #Master Mode, MCLK = 24.576MHz
w 9c 14 48  #Fs = 48kHz, BCLK-to-Fs = 256

w 9c 21 a2  #GPIO1 as MCLK

w 94 73 c0  #Enable CH1, CH2 inputs
w 9c 74 c0  #Enable CH1, CH2 ASI Outputs

w 9c 75 60  #Power Up ADC, PLL

    谢谢。此致、

    Lakshmi Narasimhan

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    TI__Guru**** 2381110 points
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    你好、拉克什米！  

    非常感谢您花时间学习本课程。

    现在、我使用 GPIO1中的 PLL 和外部 MCLK 使正确的时钟正常工作

    寄存器写入的顺序似乎至关重要、而且我有必要在两者之间添加延迟

    每次写入寄存器以获取 I2C ACK。