[参考译文] TLV320DAC3101：从模式下需要编解码器参考时钟？

尊敬的 Jihe：

TLV320DAC3101 会根据提供给器件的 BCLK 或 MCLK 在内部生成 DAC_FS、是的、它应该与 WCLK 相同。 由于器件的设计方式、您仍然需要 WCLK、但 DAC_FS 在内部用于 DAC。  

如果 MCLK 与 WCLK 的比率低于128 (这是默认的 DOSR)、则需要 PLL。 在本例中、BCLK 大约是 WCLK 的96倍、因此您需要 PLL。 您可以在 CodecControl 软件中找到建议的 PLL 值、您可以在此处下载该软件： https://www.ti.com/tool/TLV320DAC3101EVM-U (点击 SLAC366下载文件)并运行 TLV320DAC101EVM 的仿真。 然后、单击"数字音频处理串行接口"(Digital Audio Processing Serial Interface)、然后单击"内部时钟生成模块(Internal Clock Gen Module)"以获取编解码器时钟/PLL 时钟的数字配置。 您可以输入采样率和主/位时钟频率、然后它将向您显示一些推荐的 PLL 参数。 您可以使用数据表中的 I2C 示例来布置您的 I2C 命令、但如果您需要更多有关 I2C 详细信息的帮助、我可以提供一些代码(如果您提供了您最终使用的参数)。  

如果您在 I2C 设置 PLL 方面需要帮助、或者您有更多问题、请告诉我。

此致！
J·米尔

IHI MIR、

感谢您的答复！ 我阅读了 TLV320DAC3101数据表、发现通过设置第0页的寄存器14、DOSR 可高达1024。 这是否意味着我当前的时钟频率不需要 PLL？

此外、TLV320DAC3101是否需要最低编解码器参考时钟频率才能正常工作？ 我注意到数据表上的示例脚本使用了11.2896 MHz 的参考时钟频率(即 MCLK)、但我的主器件可以提供的最大频率是4MHz。 我想知道这是否仍然可以。

祝你一切顺利！

——刘佳和

尊敬的 Jihe：

如果 MCLK 与 WCLK 之比不是2的幂、那么 PLL 也是必需的。 在您的情况下、MCLK 与16kHz 是一个非整数关系、因此您需要使用 PLL 来使 MCLK 正常工作。 您可以使用此 Excel 计算器帮助您确定正确的值： https://www.ti.com/tool/download/SLAR163/01.00.00.00

由于时钟树相同、您可以参阅电子表格中的 AIC3101、只需忽略 ADC FS 输出。

此致、
Jeff McPherson