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[参考译文] TLV320ADC3101:TLV320ADC3101

Guru**** 2378850 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1401452/tlv320adc3101-tlv320adc3101

器件型号:TLV320ADC3101

工具与软件:

我们希望 ADC 能够精确地同时对左右两条通道采样、确保数据不会出现相位误差。  1kHz 测试信号表明、左右信号之间存在0.21弧 度(12度)的相位误差。  正确吗?右通道 ADC 将在上升字时钟采样、左通道 ADC 将在下降沿采样?  我们如何对齐左侧和右侧 ADC 以精确地同时进行采样?

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    尊敬的 Rob:

    假设采用标准 TDM 时序、两个通道都将在 BCLK 的上升沿采样。 如果 I2S 或任何极性发生变化、这将影响时序格式、d/s 中包含时序图

    如果通道之间的相位偏差、您可以在 页0/寄存器85中为左右通道添加相位补偿。

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    谢谢 Daveon

    我们使用 I2S 接口。  是否确认实际样本是在字时钟的上升沿和下降沿采集的、因此 L/R 数据样本之间具有时间/相位延迟?


    我们来看看寄存器85以进行调整。

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    如10.3.6.1-2的 d/s 所示、左通道和右通道数据在字时钟的下降沿传输。

    我在产品中看到过信道之间存在自然的相位延迟、但延迟幅度为0.0xx 或更低。 12度很大。 我建议添加相位补偿。

    如果我发现任何其他措施来弥补这一差距、我将在本周更新此主题。

    此致、

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    我们发现将寄存器85值更改为-128是有效的、或者产生的相位误差非常小。  为什么-128不如我们尝试根据 ADC_MOD_CLK 进行计算那么清楚、但计算出的值和寄存器设置没有提供良好的结果。  如果只有一个寄存器将 I2S 采样设置为完全同时发生、那会很好。