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工具与软件:
我们使用多个连接到主机的编解码器(TLV320AIC3204)。 为了控制 MCLK 质量、我们有一个外部 MCLK 源、并使一个编解码器成为主编解码器、而其他编解码器和主机则是从编解码器。
检查时序我们发现、主编解码器的 BCLK 输出上升/下降时间(< 24ns)与从编解码器的 BCLK 输入上升/下降时间要求不匹配(< 4ns;对于 BCLK/100ns 的10MHz、这可以放宽到10ns)。
这背后的理性是什么?为什么不匹配?
考虑到我们的 BCLK 周期时间为488ns、我们可以进一步放宽输入上升/下降时间要求吗?
应用手册 SLAA301介绍了"TDM 功能、可将四个 TLV320AIC33编解码器与单个主机处理器进行连接"。 在 DSP 主模式和 DSP 从模式下、TLV320AIC33具有与上升/下降时间相同的问题。
谢谢。
您好!
基本上、从器件时序的角度来看、对于488ns 的 BCLK 周期(因此频率为~μ s 2.048MHz)、24ns 上升/下降时间不是问题。 需要注意以下几点:
1) 1)器件 具有可以驱动内部时钟的集成 PLL。 当使用具有此上升/下降时间的 BCLK 作为 PLL 的输入源时、由此产生的抖动可能会影响器件性能。 但是、 如果外部 MCLK 源共享给所有器件、则这不是问题。
2)在系统中、需要确保由于 PCB 上的任何布线/耦合、在上升/下降事件期间没有干扰引入 BCLK 线路。
3) 3)由于上升时间较慢、会对 IOVDD 电流产生一些影响、但从整个系统的角度来看、它应该仍然没有问题。
谢谢。此致、
Lakshmi Narasimhan