[参考译文] TLV320ADC3120：TDM 数据规格检查

admin

Guru**** 1805680 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：TLV320ADC3120

工具与软件：

嗨、团队：

我的客户正在测试 ADC 规格；因为他们的当前频率很高~24MHz、非常接近我们的器件边界。 tHBCLK 和 tLBCLK 规格达到~20ns。

他们正在检查注释(1)、可以将 BCLK 高电平和低电平规格扩展到14ns。您能否帮助您了解其含义是什么？"SDOUT 数据线锁存在与器件用于传输 SDOUT 数据的边沿相同的 BCLK 边沿极性上。" ？我们如何知道该机构是否符合要求？

谢谢、此致、

会的

0 admin 3 个月前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、

这就是说、如果 SDOUT 传输和 BCLK 锁存都发生在上升沿或下降沿、则脉冲持续时间应放宽到14ns、以便能够更快地转换。由于边沿极性同步、因此可以放宽时序限制

0 admin 3 个月前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Daveon：

感谢您的评论。

对于以下2个序列、您可以帮助说明哪个序列可以发布为14ns 吗？

谢谢、此致、

会的

0 admin 3 个月前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、

图8-1展示了一个可放宽时序的示例。因为数据传输和 fsync 都与 BCLK 的上升沿同步

0 admin 3 个月前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

感谢 Daveon 的解释。这一点现在很清楚。

音频（参考译文帖）(Read Only)