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[参考译文] PCM6020-Q1:关于 BCLK_POL 的 I2C 设置

Guru**** 2390730 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1447689/pcm6020-q1-i2c-setting-about-bclk_pol

器件型号:PCM6020-Q1

工具与软件:

嗨、团队:

BCLK_POL 是 Register0x07的第二位。 当此 IC 用作从器件时、通过设置该寄存器将数据的时序移位到 BCLK 是否正确、而不是将 BCLK 输入/输出的极性更改为 fsync?

此外、数据表中的图24/27具有反极性。 此 IC 用作主设备时、作为时钟图表的理解是否正确?

此致、

Youhei MIYAOKA.

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Youhei:

    是的、目标模式和控制器模式下的时序图相同。 当 BCLK_POL = 0 (默认值)时、输出数据锁存至 BCLK 和 FSYNC 的同步上升沿。 当 BCLK_POL=1时、数据将锁存在 FSYNC 的上升沿和 BCLK 的下降沿上。  

    在目标模式下、主机提供的音频格式将帮助您确定是否反转 BCLK 的极性。 主机格式和 ADC 寄存器配置都必须对齐。