[参考译文] TLV320AIC3109-Q1：关于 FS (ref)的含义

您好！

我们的编解码器专家不在办公室、他们将能够在星期一回答您的问题。

尊敬的 JEFF-SAN： 这个问题可能是另一个线程的重复,所以请原谅我。  我已经知道、在 FS=8kHz 时、我们对 DSP 和3109EVM 的实验表明、抗混叠滤波器的截止频率约为2kHz。 我们的需求是电平在3.5kHz (正弦波)时几乎是一个单位。是否可以通过任何其他设置操作来实现？ 现在、我在.txt 文件中连接了我们的寄存器设置。 此致、Okutsu Takahiro。

e2e.ti.com/.../AIC3109_5F00_RegSetting.txt

您好、Okutsu-San、

此器件中没有真正的抗混叠滤波器。 我们在 TI 音频中使用的 Δ-Σ ADC 等 Δ-Σ ADC 会对数据进行过采样、然后使用抽取滤波器来去除带外内容。 对于8k 采样率、ADC 的抽取滤波器的截止频率为0.45fs = 3.6kHz。 我很惊讶您发现截止频率为2kHz。

能否提供一些有关您如何测试频率响应和推导2k 限值的详细信息？

谢谢！
Jeff McPherson

嗨、JEFF-SAN。 感谢您提供有关 ADC 截止频率=3.6kHz 的新信息。 那么在我的实验中似乎是错误的。 我把频率提高到更高、3.5kHz 输出就会正确(ex.setting 到 fs=32kHz)。 尽管我知道 SYNC 将会折叠、但随着使 Reg2 (ADC/DAC SampleRateSelects)的值变小、3.5kHz_wave_level 返回(增加)。  我在这里附上一个文档、Reg. 设置和 实验图片。 如果你猜的原因的截止频率的差异,请指出并告诉我。 此致、Takahito Okutsu.e2e.ti.com/.../T_5F00_Okutsu_5F00_Rxp.zip

Jeff 不在办公室、将在周一继续进行线程

嗨、JEFF-SAN。 我尝试了读取、检查 AIC3109中的所有寄存器 page0和 page1。我发现 page1的 Register65的值为"0x7F"、它与数据表中的默认值"0x39"不同。 然后我尝试将其写入"0x39"、但它强制返回"0x7F"。 现象是否正常？ 其他寄存器似乎工作正常。 (所有系数 都是默认值)。 截止的问题似乎不是0.45*FS=3.6kHz,而是2kHz,还没有变化(尚未解决)。 此致、Okutsu Takahiro。

您好、Okutsu-San、

寄存器65是高通滤波器系数的一部分。 如果尝试仅写入单个寄存器、则结果不会生效。 必须按顺序为滤波器重新写入所有系数才能看到变化。  

我正在赶上一些国际旅行、但我可以使用您提供的设置并亲自试用、看看我是否可以重现问题、或者它是否是测试设置问题。

此致、
Jeff McPherson

嗨、JEFF-SAN。 非常感谢您的答复。 更新的寄存器 设置为 Set_Chk_ 33709.txt"。 (附加了许多代码以检查所有调节器的值。 )如果你可以,请指出我的设置中的任何错误。 或者我应该怀疑我的硬件或其他? 我不明白为什么截止频率大约为2kHz (不是 FS=8kHz 时的3.6kHz、这 可以作为您的信息。 此致。 Okutsu Takahiro。

e2e.ti.com/.../RegSet_5F00_Chk_5F00_AIC3109.txt

尊敬的 JEFF-SAN： 我忘记写入"#elif (PLL_65m =1)"<-、在最后一条消息中选择了 FS=8kHz。 此致、Okutsu Takahiro。

大家好、Okustsu-San、

我是否正确地将您的代码解释为 AIC3109_rset ([decimal register address]、[hex register value])？

谢谢！
Jeff McPherson

嗨、JEFF-SAN。 AIC3109_rset (十进 制寄存器地址、十六进制数据值)的意思如您所说。 我很抱歉我没有解释。 然后、我将 使用"SW-D1"作为数据表的 Dia.in 页16/122、尝试将信号作为 ADC 直接传递到数字滤波器(不发送到 DSP=I2S)。 我们可以通过寄存器107的位3控制 SW-D1吗？此致。 Okutsu Takahiro。

您好、Okutsu-San、

正确的做法是、您可以使用该位控制开关、但只有在要启用仅记录模式时才应使用开关。 这意味着、您可以将 ADC 传递给数字滤波器、然后通过 I2S、但您将无法从 DAC 回放音频。 它不是直通或环回类型的特性。 请参阅下面数据表中的片段：

在选择仅录音且 DAC 断电的应用中、可在 ADC 录音路径中使用播放路径信号处理块。 这些滤波块可以支持高通、低通、带通或陷波滤波。 在此模式下、仅录音路径将 SW-D1和 SW-D2开关闭合、并通过数字信号处理块重新路由 ADC 输出数据。 由于可重复使用 DAC 数字信号处理块、因此这些数字滤波器系数的地址自然与 DAC 数字处理的地址相同、并位于寄存器1–26的第1页中。 通过写入页0寄存器37 (其中位7 = 0)中的位7、可以通过将 DAC 断电来启用该仅记录模式。 接下来、通过将1写入寄存器107、页0中的位3、为 ADC 启用数字滤波器路径。 (此路径仅在 DAC 断电时启用。) 图27显示了仅记录路径。

此致、
Jeff McPherson

嗨、JEFF-SAN。 感谢您提供有关 SW-D1的信息。很抱歉继续提问。 我尝试在不使用 DSP 的情况下将2kHz 正弦波输入到 ADC-DAC 中(仅通过这个编解码器)、以检查是否出现2kHz 的截止频率。 "2kHz @fs=8kHz probem"的截止 频率尚未解决。 请继续指出"我的设置"和"其他"中的任何错误操作。 此致、Okutsu Takahiro。

您好！

今天是我们在美国的团队的假期。我们将在团队周五返回时跟进。

感谢您的耐心等待、
Jeff McPherson

您好、JEFF-SAN、"2kHz@FS=8kHz probem"的截止频率已解决。 非常感谢您的关注、很抱歉您花了很多时间。 我发现 PLL 设置中有错误。 在我们的系统中、初级 BCLK=256kHz、我发现频率太低、比如数据表第22/122页上的 PLL_CLKIN 那样低。 因此、我们将 PLL_CLKIN 频率从 BCLK 更改为 MCLK (外部2.56MHz =自由运行)。 然后、我们成功地使 PLL 稳定、并且能够观察到正确的截止频率=3.6kHz。但是有时会出现一个新问题、比如信号中突然出现"不同步"之类的杂音。 我认为原因是外部自由运行的 MCLK、(它与 I2S 不同步)、对吗？ 此致、Okutsu Takahitro。

您好、Okutsu-San、

不用担心、很高兴听到该器件已经解决。

您可能是对的。 我们不建议使用与 I2S 不同步的自由漫游 MCLK、因为时钟中的漂移会导致样本中出现不连续的情况(这会引起出栈)、并且如果条件足够差、总线可能会完全失败。 您可以在此处看到有关说明： https://www.ti.com/lit/an/slaa469a/slaa469a.pdf?ts = 1733354961393&ref_url=https%253A%252F%252Fwww.ti.com%252Fproduct%252FTLV320AIC3109-Q1

此致、
Jeff McPherson

嗨、JEFF-SAN。 我尝试了将 BCLK 用作 PLLCLK_IN 的实验、看来 ADC 到 DAC 的数据由 DSP Rx 传递到 Tx 工作没有问题。 另一方面、有一个描述(例如写在本页中间的描述)↓

当 PLL 启用且 D = 0000时、必须满足以下条件才能满足指定性能：

2 MHz≤(PLLCLK_IN / P)≤20 MHz

80 MHz≤(PLLCLK _IN×K×R / P)≤110 MHz 4≤J≤55

如上图所示。 在本 例中、BCLK 的频率为256kHz、因此它(256kHz/P、P=1) 低于2MHz。我们这样认为 BCLK 会带来问题吗？  

您好、Okutsu-San、

正如您在实验的前面部分发现的、数据仍然可以通过、但您看到了意外的滤波器性能。 PLL 还可驱动 Δ-Σ 调制器和抽取滤波器等器件。 因此、如果 PLL 未在正确的条件下、它有时可能看起来正常工作、但它将不稳定或不完全按预期工作。 它是命中还是失败的。 而是使用 MCLK、可以满足第一个让您看到适当截止频率的要求。

此致、
Jeff McPherson   

嗨、JEFF-SAN。 感谢您提供有关 PLL 对稳定工作的影响的信息。 我们将选择使用与 I2S (DSP 主器件)系统同步的 MCLK (=2.56KHz)。因此、FS (REF)将为40kHz (FS=8kHz=40/5 <-不是您的建议48kHz)。我检查了 Δ-Σ 滤波器的截止点、它们满足我们的规格。 下面介绍这种方法。 此致。 Okutsu Takahiro。

嗨、JEFF-SAN。 我们有一个新问题、"对于 PLL、可以跟踪 MCLK 的相位变化有多少？(例如、"MCLK 的 duty=？percent 可以！ ")类似尝试的.xlsx。 在我们的 TX 和 Rx 系统中、Rx MCLK 会与 Tx MCLK 同步。 然后是用于同步的相位更改。 此致。 Okutsu Takahiro。

e2e.ti.com/.../About_5F00_Phase_5F00_Tracking_5F00_Of_5F00_PLL.xlsx

您好、Okutsu-San、

PLL 只关心上升沿。 因此、如果占空比在保持上升沿频率的同时发生变化、那么应该不会有问题。

此致、
Jeff McPherson

您好、JEFF-SAN。 感谢您的答复。 很抱歉、我的最后一个问题不准确。 我的意思是如下。 ->在我们的系统中,为了跟踪 TX 端 MCLK 的频率, Rx 的 MCLK 频率总是在 Rx 端有一点移动。 MCLK 的边沿也将始终略微移动。 如果是、在 Rx 侧的 MCLK 和 PLL 关系中是否会出现任何 probem？ 或者 PLL 是根据 MCLK 工作的？ 那么、允许多少相位变化？(例如、"它高达每个周期 MCLK 的1/4周期是可以的！"等)。谨致问候。 Okutsu Takahiro。

您好、Okutsu-San、

我明白了。 这像是人工抖动吗？ 抖动会损害 THD 性能、尤其是当频率偏移任意有意义的量(超过50Hz)时、我会避免这种类型的解决方案。 频率偏移了多大？

此致、
Jeff McPherson

尊敬的 JEFF-SAN： 根据您的建议、我理解 MCLK 的抖动会对 THD 等带来不良影响、但我想抖动量会有点小。 我应该更简单地问一下。 ->PLL 只关注上升沿,作为您的信息。 因此、如果上升沿突然移动相位(可能是 MCLK 的半个周期内的小比特量)、将允许多大的相位移动以保持正确的内部工作(包括 I2S)。 此致、Okutsu Takahiro。

您好、Okutsu-San、

PLL 将具有很高的相位容差。 占空比的下限大约为10%、但如果占空比突然从50%变为30%以适应相位变化、然后恢复到50%、只要保持上升沿频率、编解码器就将继续正常工作。

此致、
Jeff McPherson

尊敬的 JEFF-SAN： 感谢您提供 PLL 相位容差如此之大的信息。 那么、如果 MCLK 的相位或上升沿频率被改变(例如大约10%的数量)、PLL 能否锁定到 MCLK？ 或者、如果不能、PLL 返回稳定的 MCLK 跟踪结果需要多长时间(恢复正常=原始频率)？ 我们希望知道 PLL 跟踪 MCLK 相位或频率变化量的能力限制。 请原谅我类似的问题第七次。 我们想把它用作设计 MCLK 跟踪机制的参考。 此致。 Okutsu Takahiro。

您好、Okutsu-San、

正如我之前提到的、PLL 对相位在很大程度上不敏感、因此如果相位变化10%、您将不会受到影响。

PLL 对频率很敏感。 如果 MCLK 的频率瞬时变化、则 PLL 将失去锁定、并将在一段时间后重新建立。 没有规格的时长、但根据 PLL 开启所需的时间来估算。 一般来说、我预计至少要等100微秒才能恢复音频。

此致、
Jeff McPherson

尊敬的 JEFF-SAN： 感谢您提供 PLL 对相位变化并不敏感、而对频率变化却很敏感的信息。 这里、我认为如果 PLL 仅在 MCLK 的上升沿时序上工作(其曲折、不考虑下降沿)、上升沿相位的变化将与频率变化相同。 然后、上升沿的变化对我来说似乎会带来任何影响、例如频率变化。 这是误解吗？ 此致。 Okutsu Takahiro

您好、Okutsu-San、

您是对的。 上升沿相位的任何变化都等于频率变化。

此致、
Jeff McPherson

尊敬的 JEFF-SAN： 感谢您确认我的想法。 我们希望知道 PLL 至少可以处理 MCLK 上升沿的相位变化时所允许的百分比量。 如果您对 PLL 系统的结构或您的实验中的任何数据有一个估计,我们会更高兴。 此致、Okutsu Takahiro

您好、Okutsu-San、

我以前在具有相同 PLL 结构的不同器件上测试过这个。 PLL 仍然可以在高达10%占空比左右的情况下工作、因此只要相位变化不产生小于10%的占空比、任何相位变化都应该是可以的。

此致、
Jeff McPherson

尊敬的 JEFF-SAN： 感谢您了解"另一个器件上占空比高达10%左右"的实验信息。 我希望确认我的理解、即10%占空比的边沿的相位不确定是上升还是下降。 在你的实验中,占空比不是突然变化(例如"从50%占空比到10%")。这是对的吗? 此致、Okutsu Takahiro

尊敬的 JEFF-SAN： 对于连续的问题、请原谅我。 您提到、PLL 对上升沿的相位或频率变化很敏感。 那么对于相同的频率(频率没有变化、因此可以接受)、允许多少相位上升沿误差？例如、大约低于1%是否可以？ 我考虑这样可以允许跟踪、从而使 MCLK 跟踪非常慢(例如、低于1%/1个 MCLK 周期)。 此致。 Okutsu Takahiro

尊敬的 JEFF-SAN： 感谢您提供关于相位变化不会有问题的信息。 我希望确认我的理解。 尝试文档中的 MCLK 图是否允许出现相位误差？ 如果您有任何估算值、请教授允许的值、如果有误、请指出。 此致、Takahiro Okutsue2e.ti.com/.../Fig_5F00_of_5F00_MCLKs.pdf

您好、Okutsu-San、

您的理解是正确的。 在上升沿、应该可以容忍1%。 在最大值时、我估算的~5%、但越低越好、因为隐含的频移会导致同样的误差出现在内部时钟上。 占1%时、差异不应产生影响。

此致、
Jeff McPherson

尊敬的 JEFF-SAN： 感谢您检查我的理解程度。 我希望确认一下如何添加另一个示例、如图2所示。 在已尝试的文档上。 这是允许的吗？ 在此、我了解到"只有上升沿对 PLL 操作有效(下降沿不起作用)。 相位误差等于频率误差。 那么也允许相当于相位误差1%的频率误差。 "此致。 Okutsu Takahiro

e2e.ti.com/.../Fig_5F00_of_5F00_MCLKs_5F00_2.pdf

您好、Okutsu-San、

您在这里的理解也是正确的。 上升沿相移意味着相同的频率偏移。

此致、
Jeff McPherson

Hei JEFF-SAN。 感谢您检查我的理解程度。 然后我认识到 PLL 工作时允许有一点频率变化(例如1%到5%、相当于相同量的相位误差)。 如果我错了、请告诉我。 很抱歉检查了这么多次。 此致。 Okutsu Takahiro