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[参考译文] TLV320ADC6140:在匹配模式下无法获得48kHz FCLK 输出

Guru**** 2378650 points
Other Parts Discussed in Thread: TLV320ADC6140
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1468755/tlv320adc6140-cannot-get-48khz-fclk-output-in-mater-mode

器件型号:TLV320ADC6140

工具与软件:

我正在尝试将 TLV320ADC6140配置为主器件、在 I2S 输出上输出 FCLK @ 48kHz 和 BCLK @ 3.072MHz (x64)。
1 -我在数据表中查看了数据表、并没有看到我必须使用 MCLK 输入、但我想我是在主模式下使用的。  有人能确认吗?
2 -如果我将 TI 评估 PCB 和软件用于此器件、并通过导线连接 I2C 来配置我的器件、我会看到 FCLK = 46.2KHz、而 PLL 配置显示它应该为96KHz (下面的照片)。   我不知道现在该怎么做。  任何建议或问题、有助于理解这一点并获得所需的48kHz FCLK。  如照片所示、我的 MCLK 在12MHz 外部。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Robert:

    下面的文章介绍了如何配置器件为主模式: 将 TLV320ADCx140配置和操作为音频总线主器件

    在主模式下、需要通过 GPIO 引脚提供 MCLK。 支持48kHz FSYNC 和3.072MHz BLCK 输出、可通过 MST_CFG0和 MST_CFG1寄存器对其进行配置。

    您将使用的工具是在主模式期间手动配置 PLL、只需用于生成非标准音频采样率。

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    您好、Daveon:

    感谢您的手册。  我使用配置工具直接控制我的 ADC、但无法获得任何逻辑结果。  在手动操作下、我需要更新4个寄存器、全部都正常。  再次感谢。

    好的
    Rob