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[参考译文] TLV320ADC3140：时钟容差

admin
Guru**** 2484615 points
Other Parts Discussed in Thread: TLV320ADC3140

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1468727/tlv320adc3140-clocking-tolerance

器件型号：TLV320ADC3140

工具与软件：

我们正在研究一个使用 tlv320adc3140的项目。  我们希望在 ASI 主模式下运行计时器、并通过 GPIO1引脚提供 MCLK。  我们需要将 MCU 的20MHz 时钟提供给3140。  不过、该频率比列为"目标"频率之一的19.68MHz 大约大1.5%。 问题是：在使用为20MHz 时钟建议的分频比时、使用19.68MHz 的 MCU 频率可能会出现任何问题？

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    TI__Guru**** 2484615 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Thomas：

    我已将问题提交给我们的设计工程师、并将用他的回复更新此主题。

    谢谢！

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    TI__Guru**** 2484615 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Thomas：  

    支持时钟偏差。 在从模式和主模式下、PLL 支持与数据表中列出的已定义时钟比率偏差高达5%。 然而、对于主模式、预计 BCLK 和 FSYNC 将根据源时钟比率进行缩放。