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[参考译文] TLV320AIC3268：TLV320AIC3268时钟域

admin
Guru**** 2378430 points
Other Parts Discussed in Thread: TLV320AIC3268
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1461542/tlv320aic3268-tlv320aic3268-clock-domain

器件型号：TLV320AIC3268

工具与软件：

大家好！

我想知道 TLV320AIC3268是否能够用于此设置：  

DAC fs = ADC fs = 48kHz (MCLK = 12.288Mhz；PLL_CLK = 98.304MHz；ADC_CLK = DAC_CLK = 49152Khz)

  • ASI1 = I2S 16位- WCLK = 48kHz 时的主器件
  • ASI2 = I2S 16位-主器件具有 WCLK = 16kHz (由于 WCLK 和 BCLK 分频器而进行下采样)
  • ASI3 = I2S 16位： 从机 当 WCLK = 8kHz 时(如何实现？ 因为 WCLK 分频器似乎只有在 ASI 为主器件时才可用)

miniDSP 的采样率为48kHz、需要充电以混合3 x ASI。

此类配置是否需要 ASRC？

感谢你的帮助

Sebastien

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    TI__Guru**** 2378430 points
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    Sebastien、您好！

    如果 ASI3是从器件、则必须从其他一些主机将 WCLK 和 BCLK 提供给编解码器。

    PPS 显示的这一48kHz 数字实际上是为编解码器提供时钟的 USB 控制器的采样率(用于从模式)。 DSP 将在 CLKIN / N 上运行：

    所有3个采样率都是整数倍、因此我认为不需要 ASRC。

    此致、
    Jeff McPherson

  • 0
    TI__Guru**** 2378430 points
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    Jeff、您好！

    感谢您的回答。

    对我来说有一些不清楚的地方:  

    (为了您的理解、我不使用评估套件、而是我们自己的设计)

    为了帮助识别设置和寄存器、我们使用3262的编解码器控制。

    下面是我们配置的屏幕截图:  

    我们是否同意 ASI3的采样频率不对应于 miniDSP 的采样频率？

    ASI2 (WCLK 在16kHz 下运行)不会出现该问题、因为我们可以使用 WCLK 分频器将采样从48kHz 降低到16kHz。


    我缺少什么吗？

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    TI__Guru**** 2378430 points
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    Sebastien、您好！

    当您说"问题不会发生"时、您的意思是什么？ 您是否在定制电路板上测试配置？

    无论哪个引脚已编程为 WCLK3和 BCLK3、主器件都应将时钟发送到该引脚。

    此致、
    Jeff McPherson

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    TI__Guru**** 2378430 points
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    Jeff、您好！

    很抱歉我长时间的沉默(我一直忙于另一个项目)

    让我再解释一下:  

    我正尝试运行  采样率为48kHz 的 ADC/DAC (我可以接受16k 或32k、但在下例中、我们假设频率为48kHz)。

    ASI1是主器件、以 WCLK = 16kHz 与 I2S 中的从器件连接。 由于 WCLK 分频器 B0_P4_R13、我能够实现16kHz 的匹配

    ASI2是主器件、与上面非常相似

    ASI3为 从机 、主设备为 I2S 提供 WCLK = 8kHz . (WCLK3和 BCLK3为输入)

    • 您能否确认 WCLK 分频器仅在3268为主器件(WCLK/BCLK 为输出)时可用？
    • 如何在 ASI3 (以8kHz 的频率运行)和 DAC/ADC (以48kHz 的频率运行)上同步信号生成？
  • 0
    TI__Guru**** 2378430 points
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    Sebastien、您好！

    正确、WCLK 分频器仅在主模式下可用、它只沿一个方向运行。

    如果您在从模式下进入编解码器的 WCLK 是8kHz、则您无法在有效的48kHz 下运行 ADC/DAC。 您需要调整时钟树以适应新比率

    此致、
    Jeff McPherson

  • 0
    TI__Guru**** 2378430 points
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    尊敬的 Jeff：

    谢谢、 很清楚。

    如果 WCLK 以8kHz 的频率从主模式下退出编解码器、我可以以48kHz 的频率运行 ADC/DAC 吗？

    我做了一些测试,我不明白为什么它不能 正常工作:  

    • TLV3268->ADC@48kHz -> miniDSP -> ASI3@8kHz ->从器件 I2S 流： 音频正常、无失真、音频带宽良好。
    • 来自从器件的 I2S 流-> ASI3@8kHz   -> miniDSP -> DAC@48kHz -> TLV3268的 HPR/L：音频有 噼啪声(好像采样频率有误)

    如果 ADC/DAC 以8kHz (输入电压为48kHz)运行、则一切都会正常运行。

    谢谢你

  • 0
    TI__Guru**** 2378430 points
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    Sebastien、您好！

    如果离开编解码器的 WCLK 为8kHz、则您无法以48kHz 的频率运行 ADC/DAC。 则过采样率将不匹配。 这很可能是你的噼啪声的原因。  应该有一个以 PPS 表示的采样率转换器块、您可以用于以8kHz 的频率获取数据、但以48K 的频率进行处理。

    此致、

    Jeff McPherson

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    TI__Guru**** 2378430 points
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    funing hua 说：
    应该有一个 PPS
    中的采样率转换器块

    3268是否有 SRC？ 对我来说、3262有但没有3268。

    是否有任何阻止管理这种情况？

  • 0
    TI__Guru**** 2378430 points
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    Sebastien、您好！

    对不起,我错了。 您说得对、AIC3262支持 ASRC、但3268不支持、并且没有针对此问题的模块。  

    尽管向上采样有何优势、我还是想知道。 由于音频数据仍然会被限制在8k 奈奎斯特速率范围内、所以通过上采样不会获得任何音频质量。 正如您提到的、如果以8kHz 运行、该流程将正常工作。 如果您的主机限制为8kHz、那么您的 DAC 输出也将受到限制、即使您人为地提高采样率也是如此。  

    此致、
    Jeff McPherson

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    TI__Guru**** 2378430 points
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    Jeff、您好！

    但我还在 ASI1和 ASI2上有以48kHz 的频率运行的其他串行音频、因此我 不想降低其他源的音频质量

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    TI__Guru**** 2378430 points
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    Sebastien、您好！

    一次只能使用1个 ASI、因此我认为不存在对其他来源降级的问题。 使用 ASI1和 ASI2时、可以返回到48kHz。

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    TI__Guru**** 2378430 points
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    Jeff、您好！

    "一次只能使用1个 ASI "是什么意思、因为我的 ProcessFlow 是一种 ASI 混频器。 我不明白你的答案。

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    TI__Guru**** 2378430 points
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    Sebastien、您好！

    很抱歉、忽略该陈述。 我更清楚您尝试执行的操作。

    我还意识到我误解了您之前的陈述、当从48kHz 降低到8kHz 时、一切似乎都起作用、但反过来行不通。

    我仍然怀疑 DSP 无法很好地处理混合采样率、因为 PPS 指定了 DSP (如您所示)的采样率、并且 DSP 也在时钟树的特定时钟上运行。 因为没有 SRC 我不认为混合将是可靠的。  

    您是否已使用某种外部监视器或环回检查 I2S 流不会出现问题。 只是为了确认该问题与编解码器相关？  

    此致、
    Jeff McPherson