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[参考译文] TLV320AIC3204:TLV320AIC3204中的时钟

Guru**** 2374090 points
Other Parts Discussed in Thread: TLV320AIC3204
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1474995/tlv320aic3204-clocks-in-tlv320aic3204

器件型号:TLV320AIC3204

工具与软件:

大家好、

我正在从事一个涉及 TLV320AIC3204编解码器的项目。 我很困惑下面给出的两个:有人可以澄清吗?

1. TLV320AIC3204所需的内部时钟可以来自多个源、包括
MCLK 引脚、BCLK 引脚、GPIO 引脚或内部 PLL 的输出、此处的输入再次到 PLL
可以来自 MCLK 引脚、BCLK 或 GPIO 引脚。 尽管使用 PLL 可确保
是否有合适的时钟信号、不建议将其用于最低功率设置。 是什么
高度可编程、能够接受频率范围为512kHz 至50MHz 的可用输入时钟。

2. PLL 输入支持512kHz 至20MHz 的时钟、并且可通过寄存器编程来启用
以出色的分辨率生成所需的采样速率。 可以通过写入第0页或第2页
即 D (7)。

任何人都可以澄清上述两个带红色标记的陈述。 我阅读了给定应用程序参考手册中的陈述: www.tij.co.jp/.../slaa557.pdf

提前感谢您

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    您好!

    今天是我们在美国的团队的假期。我们将在周二与您跟进。

    感谢您的耐心等待、
    Jeff McPherson

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    您好!

    它看起来 CODEC_CLKIN 的额定值高达50MHz 或(高得多)、具有更高的 DVdd。 CODEC_CLKIN 是 PLL 输出的时钟、或分频器用于获取 DAC 和 ADC 时钟的时钟。

    在 P 分频器之后、PLL 输入时钟的额定值高达20MHz。 您可以将 PLL 时钟树想象成在按 P 分频的 PLL 之前有一个块、那么该时钟将被限制为20MHz。 您可以看到、PLL 输入频率数据表中的额定值为 P=1。 P 范围可以为1-8、因此实际最大 PLL 输入时钟将为8 * 20MHz = 160MHz (具有相应的 P 分频器值)。

    所有这些图像都是我在数据表和应用参考指南中找到的相关表、希望能有所帮助。

    如果您在配置 PLL 或时钟树方面需要更多帮助、请告诉我!

    此致!
    MIR

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    谢谢你 Mir

    您能给出

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    谢谢你 Mir

    您能否基本介绍一下如何从时钟树中配置 PLL 时钟和其他部分时钟。

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    您好!

    如应用参考指南中的图2-51所示、此处是时钟树。 从上到下进行读取。 梯形表示多路复用器、用户可以指定 为树中该部分的输入选择哪个时钟。 树的每个部分都可以使用 I2C 进行配置。 因此、我们首先选择 PLL 的输入时钟、时钟可以来自 MCLK、BCLK、GPIO 或 DIN/MFP1。 然后、PLL 将此输入时钟乘以系数 R * J.D / P、以生成 PLL_CLK。 然后、CODEC_CLKIN 多路复用器可以选择 PLL_CLK 作为编解码器内部时钟的输入、也可以选择 MCLK、BCLK 或 GPIO 输入并使 PLL 保持禁用状态。 CODEC_CLKIN 会传递至编解码器时钟分频器、该分频器按 N 分频、然后按 M 分频、再分频至相应 DAC 或 ADC 的 OSR、并且还可以选择使 ADC 和 DAC 时钟保持等效。 OSR 对于编解码器的任何内部处理都很重要、根据所选的功率和采样率、为了实现内部滤波器和其他特性的适当功能、内部处理可能需要高达128。 然后、您希望 FS 为器件的采样率、也称为 FSYNC 或 WCLK。 所有这些分频器和 PLL 参数都是使用页0寄存器4-20设置的。 如果您对此有具体问题或需要特定应用方面的帮助、请告诉我。  

    此致!
    MIR