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[参考译文] TMS320F280025：I2C SDL/SCL 上升和下降时间

admin
Guru**** 2563960 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1046897/tms320f280025-i2c-sdl-scl-rising-and-falling-time

器件型号：TMS320F280025

各位专家：

根据数据表 www.ti.com/lit/sprsp45 7.14.2.1.1 I2C 时序要求"快速模式"、T5到 T8的最大值为300ns。 它们是 SDA 和 SCL 的上升时间以及 SDA 和 SCL 的下降时间。
您能不能说是什么导致了时间更长的300ns (最大值)？
我想如果 T11 "CB"负载接近400pF、上升和下降时间将更长。

感谢您的友好检查。
此致、
Hitoshi Sugawara

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    TI__Guru**** 2563960 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Hitoshi、

    I2C 时序要求表来自原始 I2C 规范(UM10204)、并非由 TI 实际定义。 T5-T8参数只是表示上升/下降时间应小于300ns、以便您符合 I2C 规范。

    T11仅指定 I2C 总线上的最大容性负载。

    此致、

    曼诺伊

  • 0
    TI__Guru**** 2563960 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Manoj、
    感谢您的友好检查。 我知道这取决于客户的设计。 我认为、上拉电阻器和容性负载是该规范的大部分内容。
    此致、
    Hitoshi