[参考译文] TMS320F28377S：TMS320F28377SPTPT：关于器件内部电路架构

您好！

是否将 GPIO72用作引导模式引脚之一？  

如何在电路板上连接 GPIO72？ 您能否提供相关原理图？

如果您浏览"表6-13。 器件引导模式"、您将看到 nTRST 引脚是否保持"低电平"、器件将进入由 GPIO72和 GPIO84引脚设置定义的引导模式。  

此致、

Nirav

Nirav、您好！

首先、感谢您的回复。

也许我不够清楚，让我补充几个要点，如下：

(__LW_AT__确认的是、当电路板通电时、GPIO72引脚电平从1.5V 增加到3.3V μ A 的原因。

  DAT12引脚(GPIO72)的1.5V 电压来自哪里？  来自仿真器 JTAG 引脚？  F28377SPTP 的内部电路架构是什么？

  您可以按如下所示检查波形：

2.根据第1点、当 RST 电平升高时、我们检测到的 GPIO72处于高电平、并且不触发引导模式。 这是我们想要的结果、我们不希望触发引导模式。

但是、如果我们在 JTAG 中拔下插头、在电路板上电时、GPIO 电平为0V 至3.3V。  有一段时间(arround 330ms)内出现不正常的 DAT12 (gpio72)波、请参阅下图； 上电时 、/RST 从低电平变为高电平、然后检测 GPIO72电平、它为低电平、然后器件进入引导模式、这是我们不需要的。 我们在 GPIO72上没有操作、低电平持续了一段时间、它看起来没有根据、 这不是我们想要的结果、您知道原因吗？

4.结合第2点和第3点、我是否可以询问在两个不同的操作(插入或拔出 JTAG)下这种差异是如何造成的？ 此外、为什么 JTAG 引脚会给 GPIO72引脚和 VDD3.3引脚带来1.5V 电压？ 您知道原因吗？

，、我们已经尝试切断连接到 PCBA 的3.3V 电源(JTAG Vref)、但 GPIO 和 VDD3.3仍然是在1.5V 电压下测量的。  电力通过/TRST-DSP 和 TCK-DSP 的引脚名称进行传输。

请逐一确认、谢谢。

您好！

以下是您的问题的答案、按顺序排列：

1。GPIO72上的1.5V 表示引脚处于悬空状态、因此我要求提供该引脚的原理图、您是否将该引脚连接到任何特殊电路、DSP 断电时、该引脚上不应有任何电压。 当器件加电时、上拉电阻器被启用、因此 GPIO72从1.5V 变为3.3V。

GPIO72默认为引导模式引脚、如果不想将该引脚用作引导模式、可以配置其他一些引脚、请参阅数据表中的引导模式部分。  

连接 JTAG 时、nTRST 为高电平、因此 GPIO72将不起作用、它将始终在仿真模式下启动。 这就是在连接 JTAG 时您看不到该引脚被用作引导模式引脚并且能够观察到所需波形的原因。 当您断开 JTAG 连接时、nTRST 为低电平、因此它依赖此引脚来确定引导模式

4.我怀疑与板上的这个引脚有某种连接、因此在为器件加电之前、当 JTAG 被连接时、您会看到1.5V 电压。 请提供此引脚上的布线原理图。

5.您是否还可以共享电路板上的电源布线？ 您是否使用外部稳压器为器件供电？

此致、

Nirav

e2e.ti.com/.../2020041900001.pdf

随附的电路原理图供参考。

请帮助您进行合并。

Nirav、您好！

请根据原理图向我们提供一些建议。

等它。

谢谢。

VCC3.3是如何供电的？ 它是否通过外部稳压器供电？

我看到 GPIO72和 GPIO85通过 VCC3.3上拉、为什么？

如果您未连接到 JTAG、您希望如何引导器件、您要使用哪种引导模式？

正如我提到的、GPIO72和 GPIO84是默认引导模式引脚、根据您的原理图、GPIO72被拉至高电平、GPIO84没有外部连接。 我还看到您将 GPIO85拉高了吗？ 是否正在尝试执行 SCI 引导？

此致、

Nirav

你好 Nirav

非常感谢您的耐心和帮助，我们仍然需要您的支持。

以下是您需要注意的要点。

V3.3 通过降压 TPS562209DDCR 获取。

2. JTAG 只在下载 DSP 程序和调试时使用、只是为了发现、即使电源被切断、JTAG 也会导致 DSP 电源引脚、GPIO72的电压为1.5V。 如果您手头有 EVM、只需尝试一下。 您可以使用 EVM 复制这些现象和波形。

当然、我们使用了默认的引导加载启动模式 GPIO72来上拉。 如果我们使用引导模式、我们将手动处理 GPIO84。 但是、您回答的不是我想要的。

4、我的问题是 GPIO72为何明显被上拉、以及为什么在触发复位信号时偶尔会出现低电平。 在这里、我根本不控制 GPIO72。

你好 Nirav

 由于这一例外、我们的生产线已关闭、请加快处理帮助、谢谢。

您好！

什么信号是/RST？ 它是否与 XRSn 相同？

最后、我在 EVM 上看不到 GPIO72变为低电平、它保持高电平。

根据您的原理图、我看到 GPIO72上拉至 VCC3.3V、但它也连接到 UART 和 FPGA、这可能会导致争用、具体取决于 FPGA 或 UART 上该引脚的偏置。 是否可以断开 GPIO72与 UART 和 FPGA 的连接、然后观察类似的波形？

此致、

Nirav

Nirav、您好！

我能否理解、因为您在实验室中无法获得与 EVM 相同的测试结果？ 使用或不使用 JTAG 加电不会影响 GPIO72、对吧？

您能否与 我们分享 EVM 编号、测试方法以及波形。 谢谢！

元

元、

我们在 LAUNCHXL-F28379D launchpad http://dev.ti.com/tirex/explore/node?node=AH3P2nkmCQrJ0.EvACZ4ng__FUz-xrs__LATEST 上查看了这一点 、但没有看到正在连接的 JTAG 对 GPIO72的影响。

我已经通读了这个主题上的帖子、我想做一个更正。  大多数内部上拉电阻(包括 GPIO72上的上拉电阻)在复位时被禁用、并且所有 IO 都是输入。  我们看到 GPIO72上有一个10k PU、但该引脚也连接到 Microchip LAN IC 和 EEPROM。   

是否可以断开这些 IC 的连接并查看问题是否仍然存在？   

此外、我还想确保您还具有 GPIO84上的拉电阻、因为它也是默认的引导引脚。 我相信您希望这两个值都为高电平才能进入 GETMODE 引导模式、对吧？

最棒的

Matthew