[参考译文] TMS320F28377D：使用芯片修订版本 C 闪耀 ADC

添加频谱(但对于在不同时间执行的测量、频率似乎不是固定的)

[引用 user="Ondrej Kotaba"]即使在 ADC 输入端短接至模拟 GND (= ADC REF LOW)时也会出现此问题。[/quot]

测量 GND_A 是一个好主意。  对 ADC 通道8和9进行采样将为本实验提供稍微不同的视图、因为这些通道内部连接到 VREFLO、这将有助于减少 PCB 信号路由的任何潜在影响。  使用 ADCOFFTRIM 寄存器添加一些人工偏移有助于提供更多有关负误差的可见性。

OSDETECT 电路也可用于通过内部连接来测量其他电压。

[引用 user="Ondrej Kotaba">我们以35kHz 的频率进行采样、ADC 稳定时间设置为250ns (我们同时对所有4个 ADC 进行采样、并对6个此类测量进行排序)。 所有测量值的行为都是相同的。

如果 ACQPS 稳定时间增加、行为是否有任何变化？  或者 ADC 模块时钟速度是否降低？

[引用 user="Ondrej Kotaba"]同时在同时测量的所有通道上出现火花(即所有4个 ADC 同时经历、但振幅不同)。[/quot]

是否存在某种错误模式？  例如、一个 ADC 是否总是比另一个 ADC 差？

同时在 ADC 上发生错误表明一些常见资源正在被破坏。  一般来说、我会想到 VDDA、VSSA、VREFHI 或时钟。  从外部的角度来看、这些看起来似乎正常、因此可能是一些内部干扰、不大或持续到不足以在外部可见。

您能否检查以确认器件输入(包括 VREFHI)不超过电源和接地基准？  如果输入信号摆幅超出电源和接地范围、内部 ESD 二极管可能会导通。  发生这种情况时、可能存在外部不可见的内部噪声。

谢谢您、被叫方、

很棒的建议！ 我们明天将尝试检查通道8和9、并更改稳定时间和模块时钟以查看其变化情况。

此外、我们将尝试(一对一、不幸的是、在我们的设置中非常痛苦)检查所有输入是否超出范围。

您是否认为小型欠范围(=低于 AGD/VREFLO 的模拟噪声)不会令人担忧？

谢谢！

Ondrej

Ondrej、

如果欠压范围是指引脚上强制低于-0.3V 的负输入信号、则以接地为基准的内部 ESD 二极管有可能导通并干扰内部接地平面。  如果欠范围是指大于-0.3V 的负 ADC 输入信号由于饱和而被转换为0、那么应该不用担心太多。

以下是 DS 中的一些相关说明：

您可以通过输出缓冲 DAC 的0和4095代码来监控内部模拟电源基准。 如果存在足够大的干扰、它可能会从 DAC 中传播出去。

如果问题追溯到 VREFHI 基准、一位同事还指出、与 OPA365相比、OPA320和 OPA350放大器作为 VREFHI 缓冲器应该更稳定。

Tommy

Tommy、您好！

感谢您的宝贵建议。

到目前为止、我们已经测试了几个方面、但仍在进行其他方面的工作。

-我们已经对基准进行了交流耦合测量、+-10mV 时似乎有一点噪声、但它也可能与探头耦合(本底噪声相似)

我们已经按照您的建议检查了通道8和通道9、而且非常干净。 有趣的是、它们的噪声差异很小、但它是1与2 LSB、因此非常完美。

-为了完全确定基准电压解决方案，我们用电池替换了它：)(在所有通道上，并且移除了缓冲器/旁路电容器上的串联电阻)-同样的行为

-我们已将信号短接至尽可能靠近 DSC (~5mm)的 REFLO/VSSA/AGND、没有任何区别。

-我们将采集/稳定时间更改为1us，没有任何影响。

-我们已将 ADC 外围频率从50MHz 更改为25MHz (不能降低，因为我们需要200MHz 的 SYSCLK)，没有任何差异。  

下面是通道9 (橙色、移动20以获得更好的可见性)和外部信号(蓝色)的示例：

我们让 DAC 工作以查看内部电压轨、但我们可能会在星期一完成测量。

(笑声) 它相当有趣。 我唯一能想到的是、我们可能会遇到一些严重的地面问题。 :(

是否有线索？

谢谢！

Ondrej

[引用 user="Ondrej Kotaba">我们已经按照您的建议检查了信道8和9、非常干净。 有趣的是、它们的噪声差异很小、但它是1与2 LSB、因此无论如何都很完美。[/引述]

这让我认为器件内部的常见资源可能是干净的。  VSSA、VDDA 和时钟。

这也让我认为、打开内部 ESD 二极管可能会破坏 VSSA 或 VDDA 的异常欠压或过压输入信号可能不会。

[引用 user="Ondrej Kotaba"]以下是通道9 (橙色、移动20以获得更好的可见性)和外部信号(蓝色)的示例[/quot]

通过 PCB 的 ADC 输入采样的 VREFLO 与 ADC 内核在转换期间看到的内部 VREFLO 似乎不同。  两个最可能的错误路径是 ADC 输入和 VREFHI/VREFLO 基准。

您能否看到、如果一次仅使用一个 ADC 对 PCB VREFLO 采样、是否会产生任何影响；另外、如果降低采样率(ADC 触发之间的时间更长)、是否会产生任何影响？  

Ondrej、

我很高兴您能够识别出问题。  感谢您为他人的利益报告您的调查结果。

Tommy