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[参考译文] TMS320F28377S:TMS320F28377S A/D 数据偏移

Guru**** 2480445 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/949086/tms320f28377s-tms320f28377s-a-d-data-offset

器件型号:TMS320F28377S

当发现模块异常时、模块的工作参数如下:

输入电压:157 ~ 162vdc;

高端输出电压 VC1:70V;

低端稳压的输出电压 VC2为40V;

总输出电压 Vout:30V 直流;

模块调整频率:50kHz、DSP 实时 AD 采集频率40K、配置 S + h 时间大于320ns;

A/D 基准电压为2.5V、16位差分分辨率;

A/D 设计说明:

VC1采样差分输入引脚:adcib0 (+)和 adcib1 (-)、引脚的输入电压:70 / 100 = 700mV;

VC2采样差分输入引脚:adcib2 (+)和 adcib3 (-)、引脚的输入电压为40 / 30 = 1333mv;

 

故障现象:

1) 1)设备启动时、输出电压 VC1将缓慢移动到一侧、最高可达2V (其中大多数为正偏置)、无论负载或无负载条件如何、这都是相同的、从而导致与输出要求的总输出偏差、 模块无法正常工作。

2) 2)此时、输出电压 VC2保持稳定。 同时、DSP 的其他 A/D 电路也正常。 同时、对 DSP 芯片的 A/D 采样引脚的电压进行监控、并且没有明显的偏差现象。

3) 3)在测试期间、发现通用模块可在启动10分钟后进入稳定状态、VC1电压不会继续漂移。

4) 4)如果电压输出稳定并立即重新启动、通常不会出现偏移现象。 如果机器在足够的停机时间后再次起动、则该现象仍然存在。

4) 4)如果两组电压采样引脚(VC1和 VC2)在 DSP 上切换(程序也会切换采样通道)、则电压偏移将转换为 VC2、VC1将变得稳定。

改善测试现象:

5) 5)将 DSP 差分采样输入的两个极(电压 VC1)更改为 adc14 (+)和 adc15 (-)、并断开 adcib0 (+)和 adcib1 (-)。 VC1的电压可稳定输出。 (如果未打开、则 VC2上将出现输出电压偏移、而 VC1的输出电压稳定);

 

在上述操作之后、我们推测:由于 f28377s 的 A/D 采样通道之间存在干扰、将出现 A/D 数据偏移、然后导致模块控制错误偏差异常!

请对例外情况进行专业分析、并提供解决方案!

目前、3 ~ 5组设备已手动转换、测试后输出电压的控制精度偏差在30mV 以内。

已连接:DSP 外设对采样相关电路原理图:

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    Kevin、

    根据原理图、16-b ADC 差分对的负基准似乎偏置为 GND_A、这将不满足16-b 差分模式的共模电压要求:

    寄生电容特性是 B0+B1的一个潜在原因、它的运行方式可能与14+15有所不同:

    Tommy

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    根据 Tommy 提到的第二点、我们进行了实验:

    1)当 AD 采样的输入线路不变时、当 VC1 = 60V 且 VC1 = 30V 时、总输出仍为30V (即、adcib0 / 1端口的输入降至600mV、 而 adcib2/3端口的输入降至1000mV)、总输出仍为30V。 当前图像仍然存在。

    2) 2)我们移除、减少和增加了 adcib0端口滤波器电容测试的输入、没有显著的改进、图像仍然存在。

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    Kevin、

    您能澄清观察到的故障率吗?  例如:a)这会影响仍在开发中的原型构建中的所有系统、或 b)这是已投产两年的设计的新故障。

    Tommy

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    这是设计的新故障,

    去年没有问题,  今年5月以后才出现。

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    尊敬的 Kevin 和 Zhang:

    您能回答 Tommy 的第一个问题吗:输入是 数据表工作条件中所要求的全差分输入、还是负输入已接地?  如果是第二种情况、则在这些情况下 ADC 不会工作、并且产生的输出结果将是未定义的。  在不修改电路板的情况下、建议在本例中切换到12位单端。

    对于 ADC 驱动电路、总源电阻和电容是多少?驱动放大器带宽是多少? 您将 S+H 持续时间配置为什么? 放大器带宽看起来是7MHz、是否有2个1k 欧姆串联电阻器和2个未贴标签的电容器? 2k Ω 串联电阻可能会成为一个问题、因为在 S+H 时间内、ADC 输入将难以稳定至16位(甚至可能是12位)。  请参阅:

       

    以了解有关如何评估 ADC 输入趋稳性能的信息。   

    对于 VREFHI 引脚、您在 VREFHI 路径中似乎有一个5欧姆的串联电阻器?  不建议这样做。  如果由于 VREFHI 引脚上的大容性负载而需要稳定 VREFHI 驱动运算放大器、则需要将缓冲电阻器与电容器串联(如 TRM 部分"设计外部基准电路"中所示)、而不是与基准路径串联。  这是为了确保基准消耗的可变电流不会导致电阻器上的可变 I-R 压降、从而导致 VREFHI 电压变化导致的失真。  另外一个有用的参考是此处的 TI 高精度实验室视频系列: