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[参考译文] TMS320F28375S:如何获取 SPI CLK 高电平有效和下降沿锁存的配置

Guru**** 2382480 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/920210/tms320f28375s-how-to-get-configuration-for-spi-clk-active-high-and-latch-on-the-falling-edge

器件型号:TMS320F28375S

尊敬的先生:  

我们正在开发基于28376S 的控制器  、但 在达到指定的 SPI 配置方面存在一些问题。我们的控制器是 SPI 主器件、每个  12位发送3xSPI 字  、SPI 时钟为1MHz、

从机时钟方案 在下降沿(这也是我们配置的方法)上计时数据,并在上升沿(SPI 主设备也是如此)上锁存。

我们看到的问题是在设置时钟极性=1 (  例如,下降时的移位和上升时的锁存)时  ,SPI CLK 在帧开始期间处于高电平(例如 CS 将变为低电平),这会导致我们漏掉1位  

我们需要的是在帧开始期间以低电平启动的 SPI 时钟 ,但在上升沿锁存 ,如下所示,如何实现它?

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    Eyal、

    [引用]我们需要的是在帧开始期间以低电平启动的 SPI 时钟 ,但在上升沿锁存 ,如下所示,如何实现它? [/报价]

    您是否错过了附加图像? 我在下面没有看到任何范围?

    但是、我想让您知道、您将 SPISTEn (片选)配置为 GPIO 输出引脚、您可以灵活地将 CS 引脚设置为低电平。

    此致、

    曼诺伊

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    你好,Manjo,  

     很抱歉,我想知道这家酒店的家具已经被了, 请在下面找到:

    我想我已经通过 设置来设置此配置  

    1.时钟极性设为0  (例如空闲为低电平)

    2.时钟相位为1  (在上升沿前发送半个周期,在上升沿锁存 )  ,  假设 CLK D.C 为50% ,这是指  

       下降沿移位/上升沿闩锁  ,我是否正确?

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    Eyal、

    当时钟极性为0时、IDLE 确实是低电平信号、如下图所示。 我相信您正在尝试在模式1中配置 SPI (POL=0、PHA = 1)。 在这种情况下、接收的数据实际上是在上升沿锁存的。 要获得更好的图表、请参阅 F2837xS DS 中的图5-73、并确保满足 DS 中指定的时序要求。

    此致、

    曼诺伊