[参考译文] TMS320F28033：什么情况会导致此 PWM 计数/TBCTR 在所有 PWM 模块中不同步？

您好、绍兴市

 在初始化阶段设置模块时、最佳做法始终是将 EPWM 时基计数器初始化为一个值(即 TBCTR = 0x000)。 这是确保模块正确启动的最佳方法。 另请注意、 如 TRM 第 3.2.2.3.3节 " EPWMxSYNCI： 同步输入脉冲"、可以  使用 TBPHS  进行相应调整 并生成完美同步的 PWM 来进行调节(类似地、在其他器件上也可以看到、如 本主题中所述)。 我认为、如果将 EPWM 的 TBCTR=0设置为0、 执行此操作时可能允许 EPWM2同步发生(因为 EPWM2使用 EPWM1 SYNCOUT)。 EPWM1同步输入源是什么？  关于在半负载和不负载情况下出现延迟的原因、我 不明白 PSU 系统负载为何会影响这一点、但无论如何都应设置 TBCTR=0。

此致、

艾里森

尊敬的 Allison：

好的。 我们也 对这个问题案例很好奇。 我们不知道为什么  PWM1和 PWM2模块在负载条件下有5个 TBCLK 不同步。

实际上、我们在客户电路板上无 条件测试了代码、PWM1和 PWM2始终同步。 因此、很难知道为什么会有这种差异？  

即使 同步输入脉冲延迟只有2个 TBCLK、但我们范围内它有 5个 TBCLK 延迟。 为什么会这样？ 谢谢。

尊敬的 Allison：

您可以看到以下有关 EPWM2 INIT 的代码、客户也已设置 TBPHS。

EPwm2Regs.TBPHS.half.TBPHS = 1； 我会让客户尝试 TBPHS = 2来验证问题。

void InitEPwm2(void)
{

       // EPWM2 config 
       EPwm2Regs.TBPRD = EPWM1_TIMER_TBPRD;
       EPwm2Regs.TBPHS.half.TBPHS = 1;
       EPwm2Regs.TBCTL.bit.PHSEN = TB_ENABLE;//TB_ENABLE;//lzy for TBPRDHR
       EPwm2Regs.TBCTL.bit.SYNCOSEL = TB_SYNC_IN;    // Pass through 
       EPwm2Regs.TBCTL.bit.PHSDIR = TB_UP;          //Phase Direction Down
       
       EPwm2Regs.TBCTL.bit.CTRMODE = TB_COUNT_UPDOWN;   // up/down Count
       EPwm2Regs.TBCTL.bit.PRDLD = TB_SHADOW;
       //TBCLK=SYSCLKOUT/(HSPCLKDIV * CLKDIV)=SYSCLKOUT
       EPwm2Regs.TBCTL.bit.CLKDIV = TB_DIV1;                      //Timebase clock pre-scale
       EPwm2Regs.TBCTL.bit.HSPCLKDIV = TB_DIV1;               //High speed time pre-scale
       EPwm2Regs.ETSEL.bit.INTSEL = ET_CTR_PRD;                // Select INT on Prd event
       EPwm2Regs.ETSEL.bit.INTEN = 0;// Disable INT
       EPwm2Regs.ETPS.bit.INTPRD = ET_1ST;                          // Generate INT on 1st event
       EPwm2Regs.ETCLR.all = 0x000F ;              //clear all ETFLAG 
       
       EPwm2Regs.CMPA.half.CMPA = EPWM1_MAX_CMPA;//lzy 20091228
       EPwm2Regs.CMPCTL.bit.LOADAMODE = CC_CTR_ZERO_PRD;
       EPwm2Regs.CMPCTL.bit.LOADBMODE = CC_CTR_ZERO_PRD;
       EPwm2Regs.CMPCTL.bit.SHDWAMODE = CC_SHADOW;
       EPwm2Regs.CMPCTL.bit.SHDWBMODE = CC_SHADOW;
       

       EPwm2Regs.AQCTLA.bit.CAU = AQ_SET    ;//for Piccolo HRPWM                              
       EPwm2Regs.AQCTLA.bit.CAD = AQ_CLEAR; 

       //Setup Deadband  
       EPwm2Regs.DBCTL.bit.OUT_MODE = DBB_ENABLE;                     //S1=1,S0=0
    EPwm2Regs.DBCTL.bit.POLSEL = DB_ACTV_HI;                 //S3=0,S2=0
    EPwm2Regs.DBCTL.bit.IN_MODE = DBA_RED_DBB_FED;          //S5=1,S4=0
    EPwm2Regs.DBRED = DC_DB_TIME_300NS;                             //DC_DB_TIME_100NS;


    EPwm2Regs.HRCNFG.all = 0x0;//lzy 
    EPwm2Regs.HRCNFG.bit.HRLOAD = HR_CTR_ZERO_PRD;
       EPwm2Regs.HRCNFG.bit.CTLMODE = HR_CMP;
       EPwm2Regs.HRCNFG.bit.EDGMODE = HR_BEP;//rising and falling edge

       EPwm2Regs.HRCNFG.bit.AUTOCONV = AUTOCONV_AUTO;  // Enable autoconversion
    EPwm2Regs.HRPCTL.bit.HRPE = 0x01; // Turn on high-resolution period control.
       EPwm2Regs.HRPCTL.bit.TBPHSHRLOADE = 1;      

}

您好、绍兴市

很难判断负载条件下行为不同的确切原因、 但一种理论 可能是 5 TBLCK 延迟 在施加负载和控制环路频率期间与补偿器相关-或者可能存在一些加重的现有固有延迟、但很难确定确切的硬件设置。 无论如何、最好仍然将 TBCTR=0设置为初始化、并且如前所述、使用 TBPHS 与此项可省略固有延迟。 如果客户看到不同的 TBPHS 值结果、请告诉我、如果您在此处有进一步的查询、请告诉我。

此致、

艾里森

尊敬的  Allison：

实际上、我不知道这里的情况。 您能给我们更详细的信息吗?

Unknown 说：

但有一个理论   可能是5 TBLCK 延迟在施加负载和控制环路频率期间可能与补偿器有关-或者可能存在现有固有延迟的某种加重[/引述]

您好、绍兴市

该理论只是我关于这方面的最初想法、但我不是很熟悉  电子负载 会影响 TBCLK 延迟的原因。 请允许我就此向其他 PWM 专家咨询、我会最迟在今天或周一结束前向您提供更多信息。

此致、

艾里森

您好、绍兴市

 这里我还有几个问题、首先是为了得到一个更好的想法： 你是否能够 分享一些更多的软件 流/ISR 代码来了解程序中正在做的其他工作？ 软件中是否有任何与负载相关的内容(即 在某些 负载条件下是否正在软件中执行任何操作)？

此致、

艾里森