[参考译文] TMS320F28388D：信号未通过 AOC

嗨、Ed、

如果将 CLB 输出连接到 GPIO 并探测引脚、您能看到正确的 CLB 输出吗？ 当绕过 AOC 时、CLB_DBG_OUT_2的状态可能始终为0。

谢谢！

Luke

尊敬的 Luke：

我运行了您的实验、看起来信号正在从 GPIO 中传出。  因此、这就减少了 AOC 的输出与 OLUT 的输出不匹配的原因。  是否可以在图9-18中 CLB_DBG_OUT_2显示旁路多路复用器的输入、并且当绕过 AOC 时(根据您的建议)、它始终产生0？

谢谢！

据

尊敬的 Ed：

是的、这是我的假设、尽管我尚未广泛使用该寄存器。 如果需要、我可以向设计团队或其他 CLB 专家确认这一点。

谢谢！

Luke

尊敬的 Luke：

这似乎是一个很好的假设。  最好确认一下、这样我们就不会因为需要稍微不同的设置而感到意外。

谢谢！

据

尊敬的 Ed：

我已经与设计团队联系、以阐明这一点。 当我收到回复时、我会回复您。

谢谢！

Luke

尊敬的 Ed：

设计团队提供了以下标注图来详细说明 CLB_DBG_OUT 和 CLB_DBG_OUT_2信号来自何处：

如果尚未配置 CLB_OUTPUT_COND_CTRL_O.SEL_RAW_IN、则 CLB_DBG_OUT_2.IN 可能会显示 CLB 的边界输入。

谢谢！

Luke

Luke、谢谢

我认为 OUT_2为 CLB_DBG_OUT_2、OUT 为 CLB_DBG_OUT。  鉴于、除了管道 FF 之外、这与我所描绘的内容相匹配、这很好地证实了我的理解。  FFs 只会导致最大一个时钟的延迟、因此很容易知道。

但它仍然没有解释为什么当我们处于旁路模式时、即使 OUT[31：24]全为1、OUT_2[7：0]也都为零。  从图中可以看出、除非 OUT_2[7：0]连接到 Stage3的输出、否则旁路多路复用器似乎仍会反映 OUTLUT 输入。  阶段3为0、因为旁路设置已将其强制为0、或者默认为0、并且由于未使用、因此不会发生变化。

BTW、CLB_OUTPUT_COND_CTRL_0.SEL_RAW_IN 为0。  实际上、所有 CLB_OUTPUT_COND_CTRL_x 寄存器都是0、因为它们尚未初始化。  这应导致将电芯输出发送到 AOC。

谢谢！

据

嗨、Ed、

我同意这不是很有意义的。 我向设计团队指出了这一点、我们会随时向您通报最新情况。

谢谢！

Luke

尊敬的 Ed：

设计团队作出了回应、并确认此图正确无误。 您能否确认以下设置？

OUT[31：24]为非零值

CLB_OUTPUT_COND_CTRL_0.ASYNC_COND_EN 为0

OUT_2[7：0]全部为零

我相信这是你的情况,只是排除任何错误,再进一步测试。 确认之后、我会在我这边重复这个、并提供一个测试用例供设计团队进行测试。

谢谢！

Luke

尊敬的 Luke：

很抱歉耽误你的时间。  是、OUT 为0xFFxxxxxx、CLB_OUTPUT_COND_CTRL 为0x00000000、OUT_2为0x00000000。

此致、

据

谢谢 Ed、

我将在我这边重新创建这个问题、并为设计团队提供一个要仿真的测试用例、一旦我收到他们的反馈、我就会给您回复。

谢谢！

Luke

尊敬的 Ed：

我使用 SysConfig 在我这边重新创建了此配置、并看到 CLB_DBG_OUT_2具有正确的值：

注意：我测试了将输出0翻转为0的问题、以测试该变化是否会反映在 CLB_DBG_OUT_2中。

您可以在 SysConfig 中尝试此操作、如果您在侧面看到同样的问题、请告诉我？

谢谢！

Luke