[参考译文] LMK04832：关于 PLL 是否锁定

假设您在使用 LMK04832EVM、以下是一些可能的原因：

• 您是否在 CLKIN1上提供时钟输入并在"CLKinX Control"页面上选择它？ CLKin_SEL_MANUAL 应设置为"CLKin1 Manual"、CLKin1_DEMUX 应设置为 PLL1。 无需设置 CLKin1_EN、因为它 仅用于保持时钟选择。
• 由于已禁用保持、因此可能需要设置 CLKin_OVERRIDE=1、以确保始终进行 CLKIN1的软件选择。 可在顶部 General 组的 User Controls 页面上找到 CLKin_OVERRIDE。
• 您的600kHz 输入源的压摆率是否满足0.15V/ns 的最小压摆率要求？ 对于正弦波信号源、通常情况并非如此、其中最大压摆率为2π* f * Vpk。 方波源通常可以满足此压 摆率、但一些低频信号发生器的方波压摆率限制可能低于所需的速率。
• VCXO 是正控制电压斜率还是负控制电压斜率？ 如果 VCXO 是负控制电压斜率、则 PLL1相位检测器的极性可能需要翻转。
• 如果 EVM 上仍然存在板载 VCXO、您是否已将其禁用？ EVM 会在 OSCin 上注入一个122.88MHz 杂散、这可能会干扰120MHz 外部信号。 您可以在 VCXO 上的使能引脚与 GND 之间焊接一个短路、或者通过拆焊 VCC 网络上的铁氧体磁珠来切断 VCXO 的电源。
• 是否启用了 OSCout？ 来自 CLKin2/OSCout 的120MHz 信号位于600kHz 信号旁边、可能会与 CLKin1交叉通信。 在"CLKinX Control"页面或"Clock Outputs"页面上将 OSCout 时钟格式设置为"Powerdown"；如果正在使用 OSCout、则确保其终止为非板载。
• 同样、您还可以检查 STATUS_LDx 输出上 PLL1_R (和 PLL1_N)的行为。 您可以将 PLL1_R 路由到其中一个状态引脚、然后在示波器上检查 R 分频器输出信号是否与 CLKin1信号不同。
• VCXO 的调谐范围是多少？ 默认 EVM 环路滤波器专为具有大约±25ppm/V 增益(或大约3kHz/V)的高性能122.88MHz VCXO 而设计。 由于环路稳定性取决于 VCXO 增益、因此如果不同的 VCXO 具有更高的增益(例如±50ppm/V 或约为6kHz/V)、则这会在相同设置下显著降低相位裕度。 如果120MHz VCXO 的 VCXO 增益与 EVM 默认使用的增益不匹配、则需要重新设计环路滤波器- PLLatinum Sim 可以为您提供帮助。

如果您有定制电路设计、但以上帮助项均未提供、我们可以开始寻找 原理图或布局的原因。

感谢您的答复：

可以、我 在 CLKIN1上提供时钟输入、并在 CLKinX Control 页面上选择它。  我删除了 CLKin1_EN 并将 CLKin_OVERRIDE 设置为1。

2. 我切换到方波时钟源、现在 PLL1显示已锁定(STATUS_LD1为高电平)。

3、  VCXO 是正控制电压斜率。

4. 是未使用122.88Mhz VCXO 的定制电路设计板

5. CLKin2/OSCout 保留了时钟输入选项、但当前未使用

6、 理解

7．--

当前问题是 PLL1和 PLL2都被锁定。

但当输入600kHz 时钟被关闭时、PLL1的 LOCK 信号被拉低、而 PLL2的 LOCK 信号仍为高电平。 为什么此时 PLL2的 LOCK 信号没有降低？  PLL2的锁定状态是否正确？

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此外、时钟输出部分向下转换到240MHz 并配置为 LVDS 模式输出。  IDL、ODL、DDC&HS 均已选中。

我们测试了 CLKOUT2P/N (在测试期间使用外部平衡-非平衡变压器转换为单端输出) 、并发现抖动性能通常比手动模式更高、尤其是在100Hz 至1KHz 的范围内、抖动要明显更高。 导致最终总抖动仅为280fs。  如下图所示：

我想问一下是否有其他方法可以减少抖动？

设计电路图如下。 请检查是否有任何问题：

e2e.ti.com/.../20241218.pdf

[报价 userid="645723" url="~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1485246/lmk04832-regarding-whether-pll-is-locked-or-not/5706563 #5706563"]但是当输入600kHz 时钟关闭时、PLL1的 LOCK 信号被拉低、而 PLL2的 LOCK 信号仍然为高电平。 为什么此时 PLL2的 LOCK 信号没有降低？  PLL2的锁定状态是否正确？[/QUOT]

VCXO 没有因为 PLL1失锁而停止振荡。 即使控制电压为电源轨电压、VCXO 的输出频率也应限制在窄 PPM 范围内。 同时、PLL2中的30MHz 具有大约 VCO/V 的增益 举例来说、过高的 PPM 数值：即使 VCXO 在 PLL1失锁时偏移100PPM、 120MHz VCXO 也会产生12kHz 的基准频率漂 移；3120MHz 时、N/R = 26、因此 VCO 仅漂移12kHz * 26 = 312kHz、相当于 CPout2调谐电压的变化仅为0.312/30 = 10.4mV。 在大多数情况下、PLL2将在 VCXO 的整个输出频率范围内保持锁定状态。

100Hz 和1kHz 噪声接近 PLL1的环路带宽、因此这可能是基准噪声被 PLL1环路带宽滚降之前基准输入噪声与 PLL 和 VCXO 噪声相加的结果。 您可以尝试进一步限制 PLL1环路带宽、或增加到三阶滤波器以更快地衰减基准噪声贡献。 您可以在 PLLatinum Sim 中仿真环路滤波器的影响。 E2E 上的其他博文更详细地介绍了如何 在 PLLatinum SIM 中仿真器件、具体包括 LMK04832。 如果需要、我还可以提供具体指导。

本底噪声高于我所期望的值。 我在原理图中没有看到会导致本底噪声增加的任何内容。 我确实看到 FSWP 输入的信号电平低于通过平衡-非平衡变压器的 LVDS 预期的信号电平(-4dBm)。  LMK04832和 FSWP 之间是否有长电缆或其他衰减元件？ 这条路是否可以改善？

输出似乎与其目标交流耦合。 能否将格式更改为 HSDS？ 这不需要更改元件。 如果接收器可以接受比标准 LVDS 大1.5倍的信号、则 HSDS 6mA 会通过 LVDS 将本底噪声提高2dB；如果接收器可以接受比标准 LVDS 大2倍的信号、则 HSDS 8mA 会通过 LVDS 将本底噪声提高3dB。

我还看到倍频器和 R 分频器都已启用-我不建议这样做、因为倍频器会向 PLL2基准路径增加0.5dB 至1dB 的噪声。 如果您只想使用120MHz 相位检测器、启用倍频器和分频器没有好处-只需使用1分频器并将倍频器设置为 x1。 通过使用倍频器将 PFD 频率增加到240mH、您还可以在10kHz 和100kHz 偏移之间实现适度的性能提升(约2dB)-这需要在启动时谨慎一些以处理主数 N 分频器、但使用 FB_MUX 是可以实现的：

• 启动时、初始配置应适用于120MHz 相位检测器。
  • 从 PLL2_R = 2开始、倍频器设置为2倍、因为您当前正在使用它。
  • 从 N 预分频器= 2和 PLL2_N_CAL = 13开始
• 写入 PLL2_N = 1。 通过写入 N 分频器(位于地址0x168)的 LSB 来触发 VCO 校准。 PLL2_N_CAL 值将替换到 PLL2_N 中、校准将完成、然后 PLL 将恢复原始 N 分频器值并再次失锁。 VCO 校准 µs 几百 μ s 才能完成。
• 校准后：
  • (可选)通过设置 PLL2_FCAL_DIS=1来禁用后续 VCO 校准。 只有当您希望在某个时候重新写入 PLL2_N LSB 时、才应执行此操作。
  • 启用 FB_MUX 并将 240MHz 处的 CLKout6或 CLKout8副本路由回 FB_MUX。
  • 设置 PLL2_NCLK_MUX 以使用 FB_MUX 作为其源。
  • 通过设置 PLL2_PRE_PD=1来禁用 N 预分频器路径。 这对于减少串扰而言是必要的。
  • 设置 PLL2_R=1。 PLL 现在应该锁定到240MHz PFD。

感谢您的建议。 我们目前正在测试它。

嗯、我还想问另一个问题。

1.由于使用的最后一个器件只能提供正弦波、是否有一个类似的芯片可以将正弦波转换为方波、还是有一个芯片具有与 LMK04832类似的功能、但没有0.15V/ns 最低的纤薄率要求？

2. 您是否有 PLLatinum Sim 的参考示例？ 由于参数太多、我想知道哪些配置可以提高最终信号的质量、等等。

1.我们有关于正弦到方波转换的一些指导、请参阅 https://www.ti.com/lit/an/snaa411/snaa411.pdf

2.有几个地方我可以建议不同的需求:

• PLLatinum Sim 随附的用户指南全面概述了所有特性的作用。 可从 Help 菜单或 C：\Program Files (x86)\Texas Instruments\PLLatinum Sim 中访问用户指南。
• 下载页面(https://www.ti.com/tool/PLLATINUMSIM-SW)底部有几个支持和培训视频、介绍了这些功能及其用法-它们的外观可能有些过时、但核心功能仍然相似
• TI 高精度实验室(https://www.ti.com/video/series/precision-labs/ti-precision-labs-noise-in-clock-and-timing-systems.html)有一些有关相位噪声基础知识和 PLL 优化的培训视频。 链接页面上的第二个视频提供了一些有关优化的一般建议。 还有一些有关环路滤波器设计的视频(https://www.ti.com/video/series/precision-labs/ti-precision-labs-phase-lock-loop-fundamentals.html)、其中包括一些 PLLatinum Sim 的演示。
• 《PLL 性能、仿真和设计》一书 包含有关 PLL 基础知识、环路滤波器设计、增益选择和其他有用参数的大量附加信息。

改善相位噪声的一般建议：

• 提高 PLL2的相位检测器频率可将 PLL 的带内噪声降低3dB/倍频程。 如果器件允许提高相位检测器频率(例如 LMK04832的 PLL2倍频器)、并且频率计划允许、请考虑使用更高的相位检测器频率。
• 增大电荷泵增益可以通过改善增益来改善相位噪声、但由于驱动电流更高和不相关电流噪声幅度增大、它也会引入额外的噪声。 通常、从增加的带宽中获得改进的益处足以在可能的情况下予以推荐、但是 PLL1环路带宽也可能足够低、以至于降低的增益不会对目标区域内的相位噪声产生太大影响、从而使得电荷泵增益可用作一个可编程环路带宽控制。
• 不同的输出格式具有不同的相位噪声性能。 与 HSDS、LVPECL 或 CML 相比、LVDS 产生的本底噪声更高；在选择输出格式时可能会涉及到系统设计权衡(信号电平、直流耦合与交流耦合等) 、这些选择决定了使用噪声更大的输出格式。 请注意、PLL1中显示的输出格式用于 OSCout；进入 OSCin 缓冲器的 VCXO 输入的实际性能通常要好得多。
• 为 LMK04832中的 PLL2建议的默认环路滤波器通常接近正确值。 在某些情况下、调整 R2或 C2的值以降低环路某一部分的噪声为代价可能是有益的。
• 使用 PLL1 +外部 VCXO 仿真时、可以转到"相位噪声"选项卡、取消选中"自动缩放轴"、然后将 X 轴最小值设置为1Hz、将 Y 轴最大值设置为60dBc/Hz。 PLLatinum SIM 中的大多数 PLL 都以环路带宽在数百 kHz 范围内的高频 PLL 为目标、但 LMK04832 PLL1通常约为100Hz、在尝试调查其行为时可能偏离曲线图。
• 通常、在 PLL1上不需要大于二阶的环路滤波器、除非基准上有必须解决的杂散。 当使用内部 VCO 时、PLL2仅允许控制 C1、R2和 C2 -其他元件固定不变。
• PLL1的目标是使 VCXO 成为高于环路带宽的相位噪声的主要产生因素。 较低的环路带宽往往会对此提供帮助。 如果环路带宽低于60Hz、我会在抑制辐射或传导源发出的交流线路噪声方面遇到一些困难、因此100Hz 往往处于最佳状态。 在少数情况下、VCXO 性能非常好、以至于 PLL 需要使用高相位检测器频率和低电荷泵增益来最大限度地降低 PLL 产生的附加噪声。
• 在中间功能级别及以上、PLLatinum Sim 可以接受包含频率偏移和相位噪声值的逗号分隔或制表符分隔文件(您可以通过使用数据导出功能并检查这些文件来检查预期的格式)。 您可以通过从 VCXO 数据表中获取几个点来估算相位噪声性能、将这些点提交到文件中、然后通过选择 VCO Noise 单选按钮上的"Load Data"将其导入到 phase noise 选项卡上的 PLLatinum Sim 中。 请确保在 VCXO 频率和 Kvco 值设置正确的情况下执行此操作、因为 VCXO 频率的后续更改会将噪声缩放到新频率。 如果知道基准噪声的特性、也可以对基准噪声执行相同的操作。
• PLLatinum Sim 尝试自动计算 PLL1中 VCXO (Kvco)的增益值、但如果您使用与 EVM 不同的 VCXO、则可能需要替换您自己的增益值。 禁用"选项"菜单中的"主图更新性能指标"将禁用在 其余图更改时重新计算 Kvco。
• 在 Select Device 页面上、有一个选项可将一个器件的输出级联到另一个器件的输入。 此选项在最新版本的 PLLatinum SIM 中似乎被打破。 您可以通过导出总噪声、选择使用所需 VCO 的 PLL2、然后使用上述"加载数据"过程将导出的迹线加载为基准噪声迹线来解决此问题。