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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1486001/tlc555-q1-using-tlc555-q1-as-a-latch
工具与软件：
您好！
我计划将 TLC555-Q1用作锁存器、只需将阈值和放电引脚悬空：
我们的思路是、一旦输入为低电平、我们就需要使 OUT 引脚永远保持高电平。
我已经对此进行了仿真、应该可以解决该问题、您对此有任何反馈吗？
非常感谢、
//迭戈
您好、Diego：
555计时器确实作为输出低电平加电。 但是、数据表中没有说明这一点。 复位时的电容器(至 GND)和上拉电阻器可以生成适当的上电复位信号。 引脚5上的电容器是不必要的。 将引脚6连接至 VDD GND。 引脚7可以保持开路或用作第二个输出。
Ron、您好！
能否请您详细说明一下"数据表没有说明这一点。 复位时的电容器(至 GND)和上拉电阻器可以生成适当的上电复位信号。"？ 您看到的风险在哪里？
如果我将引脚6连接到 VDD、输出将被驱动为低电平、这不是锁存器的预期行为、对吧？
感谢您的支持
Diego,
抱歉、引脚6连接到 GND 、不活动。
Unknown 说：您能否详细阐述一下"数据表并未说明这一点。 复位时的电容器(至 GND)和上拉电阻器可以生成适当的上电复位信号。"？ 您看到的风险在哪里？
上电时[TRIG、THRES、RESET]均未激活。 输出状态为"HOLD"。 保持什么？ 从未有任何输入。
在上电之前、电容器为0V。 这会在上电时产生低复位输入。 这不会给数据表中未具体说明的内容带来任何偶然或依赖。
因此、您刚才所说的上电后的初始输出状态是未知的。 但是、只要 RESET 为高电平、只要 TRIG 为高电平、输出就应该为低电平、对吧？
有。
现在明白了。 这将是最终设计：
只想说明您的设计输入解决了一个潜在问题：启动后、当 RESET 未正确初始化(直接连接到12V)时、输出为高电平。 增大连接到 RESET 的电容似乎可以解决问题。
我仍然不明白您为什么这么说："555计时器会作为输出低电平加电"。 现实并没有像你预测的那样证明。
此外、这似乎是应添加到数据表中的内容。
谢谢！
Diego
上升时间有多快？
我们首先使用了10nF 和10k Ω 进行测试、如上图所示。 这会导致500us 的上升时间、输出从开始锁存为高电平。
而是使用1uF 进行的第二个测试。 上升时间约为50ms、输出按预期初始化为低电平。
我要将该 RC 电路连接到 TLC555的所有复位引脚上(设计中有3个)。 我们不能冒正确启动的风险
抱歉、我不够具体。 " VDD、引脚8、上升时间有多快"？ 根据我的经验、输出开始时是低电平、但我没有证明以所有方式处理的所有样本都具有相同的功能。 这就是应该使用上电复位的原因。
