工具与软件：
我发现了一个问题、即器件的输入端会产生噪声、输出变得无法使用/不稳定。
由于 LVCMOS 和 DIFF 输入上的1Hz (1 PPS)输入均设置为 CMOS 输入、因此当 CLK_SEL 从1更改为0时、我会看到所有输入和输出上的噪声。
当它为1时、两个输入看起来都正常、并且输出遵循所选的输入。 我看到了问题、那就是当我将 CLK_SEL 更改为0时、
我应该寻找什么来帮助确定看到此错误的原因。 如果不使用任何信号驱动 LVCMOS 输入、我也会看到此问题。
所示。 缓冲器输入= LVCMOS 输入) 电阻分压器是差分输入的 P half。 ZL_INPUT 是 LMK008804 PPS_CLK_SEL 的输出、是选择输入。 
LMK00804的 CLK 输入的示波器布线
我的设计中有一个初始错误、我将在新的布局 上进行更正、并已在待测试的卡上进行更正。 差分 CLK 输入 来自一个 FET 开关、在该开关 上只有一个输入具有上拉/下拉电阻。 对于受测卡、我已将其移至 LMK00804本身的 CLK 引脚上。 (PD 每个均为100 Ω。 将更改为较低的值、以使 DIFF 信号< 1.3V)。
受测的 LMK00804：U5001.
LVCMOS 输入：来自背板连接器的 OCB_CB_GPS_PPS、该连接器由另一个卡上的同一部件驱动。
CLK 输入：来自 FET 多路复用器的 PPS_MUX_OUT (U5003)
输入是什么
来自连接到 RJ45连接器的差分接收器的 TOD_PPS
GPS_1Hz_SYNCIN 来自连接到 DIN 连接器的输入缓冲器。
该信号具有已移至 LMK00804 CLK 引脚的上拉/下拉电阻器。
原理图片段
尊敬的 Connor：
就会有机会再次回到这个问题上来。 我在这里谈到了 SI eng、他指出、我更改器件的 CLK_SEL 输入那一刻、输出就会变得不稳定。 在 CLK_SEL 线路发生变化时、输入保持稳定。 他认为这不是输入时钟的压摆率问题。 您能调查一下为什么仅仅更改 CLK_SEL 会导致输出不稳定吗？ 它才从1变为0时的状态、以及为什么。 当它变回1时、输出再次变为稳定。 前4个示波器屏幕截图中的最后一个示波器屏幕截图显示了这一点。 还附上了一些采样率更好(800ps/pt)的照片。 我将了解如何向 LVCMOS 输入添加5pF、但信号恰好在 CLK_SEL 更改之前。 我还将介绍一些示波器快照、以及更好的探头接地。
谢谢
-Jim D.
尊敬的 Connor：
您是否认为 CLK_SEL 线路上的较大下冲可能导致该问题？ 看起来我看到了信号上大约-1.8V 的下冲。 输出大约在这个时间开始振铃。 此外、还进行了一个实验、当 CLKSEL 更改为0时、没有任何信号进入 LVCMOS 输入并进行了放大。 我看到此时输出端出现振铃、但它会稳定到0、因为输入端没有任何内容。 遗憾的是、该信号上没有串联电阻。 我将看看我是否能找到一个二极管来放置在 CLK_SEL 上、以至少更好地限制其欠压。
