[参考译文] LMK04828：LMK04828：SYNC 引脚 sdclk (sysref)占空比

我正在使用多个 LMK04828并进行相同的编程。

但是、每个芯片的占空比输出不同。
-1CHIP (LMK04828)：50%、
-2CHIP (LMK04828)：约~56%(144MHz、1CLOCK 误差：6.25%？？)
是这样吗？ 

您好！

我认为您对 SYNC 引脚的使用有点困惑。 您曾提到您在提供9 MHz 信号？

我理解似乎存在占空比偏斜。 您能否共享配置文件(以.tcs 文件的形式或以 hex 文件的形式)和时钟树？ 我只需要了解一下您的输入和缓冲器配置。

谢谢！

Michael

您好！

感谢您分享所有这些内容。 我很难将其轻松输入到 TICS Pro 中。 可以进入 TICS Pro、点击"File"、然后点击下拉菜单中的"Save"。 这样将保存一个.tcs 文件、使我能够以最高的保真度模拟您的设置。

但是、我希望您更改几个方面。 按照我的理解、您可以使用分配模式将参考信号路由到 CLKin1到输出。 您是否能够将 SYSREF Divider 值设置为1而不是0？ 此外、您是否可以仅使用 SYNC_POL 位、而不是使用9 MHz 信号作为 SYNC 引脚的输入？ 9 MHz 信号不会在该信号的每个上升沿持续重新同步器件、这可能会导致一些问题。

谢谢！

Michael

X"013900"、--@@ SYSREF (SYNC PIN) 
x"014400"、--@@ SYNC DIS 和 SYNC_DISx 
X"0143B1"、--@@ SYNCPOL 활성화 
X"014391"、--@@ SYNCPOL 소개、、、 
X"014480"、--@@ SYNC DIS 활성화 
x"0144FF"、--@@ SYNC DIS 활성화& SYNC_DISx 활성화 
X"014311"、--@@ SYNCREF CLR 
x"1FFF53"----데이터 데이터 

以上部分是为重置.tcs 文件而添加的部分。 
e2e.ti.com/.../TICSPRO_5F00_exam.tcs

9MHz 信号是从系统外部生成和输入的信号、因此该结构不允许使用 SYNC_POL 位。 

我是否需要在每个时钟周期重新同步9MHz 信号？ 

我们不能通过如下所示通过 SYNC_POL 位对其进行初始化来使用它吗？ 

我处于分布模式、是否需要重新同步？ 

X"013900"、--@@ SYSREF (SYNC PIN) 
x"014400"、--@@ SYNC DIS 和 SYNC_DISx 
X"0143B1"、--@@ SYNCPOL 활성화 
X"014391"、--@@ SYNCPOL 소개、、、 
X"014480"、--@@ SYNC DIS 활성화 
x"0144FF"、--@@ SYNC DIS 활성화& SYNC_DISx 활성화 
X"014311"、--@@ SYNCREF CLR 
x"1FFF53"----데이터 데이터 

我的目的是使用多个 lmk04828来使用 DCLK​​分配模式和 SDCLK 分配模式。

当与之类似使用时、

​​每个 lmk04828的 SDCLK 输出占空比如下所示不同。 

dclk：占空比误差是否可能出现高达1个时钟144MHz？ 

-1CHIP (LMK04828)：50%、 
-2CHIP (LMK04828)：大约~56%(144MHz、1CLOCK 误差：6.25%？？) 

我对以下问题也很好奇。 
-​​​​仅当 SDCLK​​​​​​数字延迟值设置为2CYCLES 时、SDCLK 输出才为输出。 (​​​​​​旁路时、SDCLK 输出不是输出。) 

您好！

我理解您面临的输出之间的占空比差异问题。 我将把您的配置导入实验中、以便确定我是否可以复制该问题。 您能否指定哪些输出(也指定哪个电路板)输出50%直流、哪些输出56%直流？

此外、您在使用9 MHz 信号时尝试执行的操作、我感到有点困惑。 我知道它是从系统外部生成和输入的、但为什么要将其输入到 SYNC 引脚？ 它无法作为单个上升沿与 SYNC 引脚或 SYNC_POL 位进行有效同步 LMK04828输出的信号。 此外、您是否似乎希望9 MHz 信号同步？ 只有当它输入到时钟输入时、该操作才能完成。  

谢谢！

Michael

我在一个电路板上使用多个 LMK04828。

某些 LMK04828输出占空比(SDCLK) 50%、而其他 LMK04828输出占空比 

(SDCLK) 56%。 我对多个电路板进行了测试、以了解它是否是特定于电路板的问题、并且每个电路板的占空比都不同 

我怀疑这是 LMK04828芯片特定的问题。 

其独特之处在于、SDCLK​​占空比与 dclk 144Mhz 的1个时钟时间不同。 

144mhz、9mhz 应作为16个通道分别输出。 由于使用了许多 LMK04828、因此我想配置144mhz：dclk、9mhz：sdclk 分布模式、以便使用最小数量的 LMK04828。 

如果144mhz 和9mhz 不同步、则尝试使用 sdclk 数字延迟进行匹配。
144mhz 和9mhz 不需要完全同步。 

 
我对以下问题也很好奇。 
-​​​​仅当 SDCLK​​​​​​数字延迟值设置为2CYCLES 时、SDCLK 输出才为输出。 (​​​​​​旁路时、SDCLK 输出不是输出。 

我个人认为、编程没有问题、因为 LMK04828的占空比可满足(SDCLK) 50%的要求。 

不过、尽管它通常应该满足50%的占空比、但 dclk 频率((SDCLK) 56%)是否会出现1个时钟的误差？ 

您好！

当您说 SDCLK 占空比与 DCLK 的1个时钟时间不同时、您是说它不同于 DCLK 的一个周期的长度(6.944ns)吗？  

此外、您是否能够尝试将 SYSREF_MUX 设置为正常同步模式、而不是将其设置为 SYSREF 连续模式？ SYSREF 连续模式将产生所需的 SYSREF 输出。 一旦发生第一个 SYNC 事件、它们将立即输出。  

最后、您能否提供一个示波器屏幕截图来显示不同的占空比？  

谢谢！

Michael

是的、就是这样。 但有一个 DCLK 周期(6.944ns)时会有所不同。 

使用 sysref 连续模式。 然而、使用外部同步时会出现问题。 

我需要分配和使用外部输入同步信号。
我无法使用内部 sysref。 

占空比不以50%到56%之间的各种形式出现、它仅输出50%或56%。 

您好！

在查看您的配置时、对于为什么要将 SYSREF 分频器值设置为0、我有点困惑。 我预计这会导致一些无法预料的行为。 您是否可以将其设置为1、然后您可以仅输入单个上升沿、而不是向 SYNC 引脚输入9 MHz 信号？ SYNC 引脚相位会对齐输出分频器、并需要输出 SYSREF 信号-您可以绕过输出分频器、以便这不会成为问题、但您需要一个 SYNC 事件来生成 SYSREF 输出。 事实上、您有一个连接到 SYNC 引脚的9 MHz 信号意味着您的 SYSREF 输出将静音、并且每秒重新对齐900万次-我感觉这是占空比失真的根源。  

谢谢！

Michael

好的、我明白了。 我们将 sysref 分频器值设置为1并使用 SNC_POL 输入单个上升沿、如下所示。

事实上、您有一个连接到 SYNC 引脚的9 MHz 信号意味着您的 SYSREF 输出将静音、并且每秒重新对齐900万次-我感觉这是占空比失真的根源。

=>如果以上是原因、如何输入 ClKin0而不是 SYNC 引脚？

我对以下问题也很好奇。
-​​​​​​仅当 SDCLK​​​​​​​​数字延迟值设置为2CYCLES 时、SDCLK 输出才为输出。 (​​​​​​​​旁路时、SDCLK 输出不是输出。)

事实上、您有一个连接到 SYNC 引脚的9 MHz 信号意味着您的 SYSREF 输出将静音、并且每秒重新对齐900万次-我感觉这是占空比失真的根源。

=>在我使用的许多 lmk04828中、某些输出50%占空比。

我该如何解释？ 

您好！

Unknown 说：

=>如果以上是原因、如何输入 ClKin0而不是 SYNC 引脚？

CLKin0和 SYNC 引脚对于 SYNC 功能的工作方式相同。 SYNC 事件需要单个上升沿或单次切换 SYNC_POL 位。 将 CLK 信号输入到为 SYNC 信号配置的输入引脚将导致不适当的行为。  

您提到56%的占空比仅出现在 SDCLK 输出端。 这可以通过处理 SYNC 引脚的方式来解释。 您绕过所有 DCLK 输出的输出分频器、这意味着 DCLK 输出不受任何 SYNC 事件的影响、因为重新对齐的输出分频器对输出没有影响。 但是、SDCLK 输出将受到影响、因为需要 SYNC 事件来生成 SYSREF 输出。 但现在你让我有点困惑。 您的 SYSREF 输出是144 MHz 还是9 MHz？

谢谢！

Michael

SYSREF 输出：9MHz

DLCK 输出：144mhz

SYSREF 的数字逻辑不使用 VCO 的时钟(clkin1、外部 VCO、144mhz)？
因此我认为 sdclk 占空比56%与144 MHz 的1时钟时间有关
*****
dclk 输出<= VCO (144mhz) 

是否未将出现内部 SYSREF 时使用的 sysref 分频器值设置为1？ 我使用外部同步 

谢谢你。

我对以下问题也很好奇。
-​​​​​​仅当 SDCLK​​​​​​​​数字延迟值设置为2CYCLES 时、SDCLK 输出才为输出。 (​​​​​​​​旁路时、SDCLK 输出不是输出。

当您说无法重新计时时、这是否意味着 SDCLK​​​​​​​​数字延迟不起作用？ 

您好！

我将能够在周一回答。

谢谢！

Michael

我对以下问题也很好奇。
-​​​​​​仅当 SDCLK​​​​​​​​数字延迟值设置为2CYCLES 时、SDCLK 输出才为输出。 (​​​​​​​​旁路时、SDCLK 输出不是输出。

当您说无法重新计时时、这是否意味着 SDCLK​​​​​​​​数字延迟不起作用？ 

您好！

Unknown 说：

仅​​​​​​当 SDCLK​​​​​​​​数字延迟值设置为2CYCLEs 时、才输出 SDCLK。 (​​​​​​​​旁路时不输出 SDCLK。

您的 SDCLK 输出仅在数字延迟电路未被旁路时出现。 当周期数增加时、它是否仍然出现？ 它是出现在3、4还是5个周期中？ 更新配置是否仍会出现此问题？

Unknown 说：

并且当您说不能重新计时时、这是否意味着 SDCLK​​​​​​​​数字延迟不起作用？

不、我的意思是、您不能使用 SYNC 引脚将信号重新计时到 SYSREF 路径。 SYNC 引脚的电路未能向其馈入时钟信号、因此您应该使用 CLKin0来执行此操作。

谢谢！

Michael

​​每个 lmk04828的 SDCLK 输出占空比如下所示不同。
-1CHIP (LMK04828)：50%、
-2CHIP (LMK04828)：大约~56%(144MHz、1CLOCK 误差：6.25%？？)

-1CHIP (LMK04828)：50%

我应该如何解释上述50%的出现情况？

您好！

如果此问题在各种配置文件中仍然存在、则输出驱动程序似乎存在问题。 我将与一位设计人员沟通、确认您的问题根源。 同时、您能提供完整的原理图吗？

谢谢！

Michael

您好！

您能和我分享时钟源吗？

谢谢！

Michael

时钟源从外部输入。 

您好！

您是否能够在示波器上测量输入？

谢谢！

Michael

我正在输入一个9MHz 方波。 我可以看到输出、因为它输入正确

您好！

我感到困惑。 我想您向 CLKin1输入144 MHz 信号。 您能向我展示一下示波器测量结果吗？ 为什么要向 CLKin1输入9 MHz 信号-您使用的是缓冲模式、它将输出您输入的任何信号频率。

谢谢！

Michael

SYNC 引脚：9MHz、CLKIN：144MHz

我告诉过您、SDCLK​​9Mhz 引起了错误

​​每个 lmk04828的 SDCLK 输出占空比如下所示不同。
-1CHIP (LMK04828)：50%、
-2CHIP (LMK04828)：大约~56%(144MHz、1CLOCK 误差：6.25%？？)

-1CHIP (LMK04828)：50%

我应该如何解释上述50%的出现情况？

正如我之前所述、您不能向 SYNC 引脚输入时钟信号。 SYNC 引脚只配置为接收上升沿。  

根据我目前所看到的情况、我认为占空比失真可能是 SYNC 引脚使用不当的结果、或者是输入信号存在问题。 请尝试使用我在上面附上的配置向 CLKin0输入9 MHz 信号、然后测量输入信号并向我发送屏幕截图。 我很想看看它是什么样的。

谢谢！

Michael

正如我之前所述、您不能向 SYNC 引脚输入时钟信号。 SYNC 引脚只配置为接收上升沿。  

=>为什么它从50%占空比输出开始？
如果您无法输入时钟信号、是否应该没有任何输出？ 

您好！

在突出显示部分上方、Derek 提到了 SYNC_DISSYSREF 位。  您是否清除了该位？

此外、如果您绕过时钟输出分频器、我会怀疑占空比失真是奇数分频值造成的。  

您能否尝试使用我突出显示的设置将时钟输出选择设置为一样？ 这将实现占空比校正、如果是 Derek 写入、这将解决该问题。

谢谢！

Michael

您让我设置一下吗？ 

请。

谢谢！

Michael

您是否要在输入设置为9MHz SYNC 而不是9MHz clkin0的情况下执行上述操作？

现在、请按原样使用您的输入设置来执行该操作-将9 MHz 信号传输到 SYNC 引脚。  

谢谢你
我现在无法检查、因为我没有板、但我可以在两周内完成。

1.建议对 SYNC 引脚使用脉冲型信号

2.建议使用 CLKin0、它是连续脉冲型信号

我可以这样组织吗？

您好！

1.正确。 也是正确的、但需要补充一点、即 CLKin0可用作同步源、也可用于沿 SYSREF 路径对信号重新计时、我相信您正尝试对9 MHz 信号执行此操作。  

此外、为了进行调试、时钟输出选择应设置为 Divider+DCC+HS、因为这样应该提供占空比校正-仅在使用时钟分频器的情况下。

谢谢！

Michael

我很好奇。 sdclk (Sysref)的当前占空比处于奇怪的状态。

以下设置是否与 dclk (而不是 sdclk (sysref)的占空比设置有关？

您是对的、这与 DCLK 的设置有关、而不是 SDCLK 的设置、这是我的错。 请在电路板恢复时尝试前面的建议、因为我认为问题与 SYNC 引脚的连接方式有关。  

谢谢！

Michael