[参考译文] LMK05318B：了解配置选项：LVCMOS 与单端、DPLL FreqLock ppm

尊敬的 Quin：

1. 由于 LVCMOS 信号不需要50 Ω 端接至 GND、因此数据表中将单端和 LVCMOS 选项分开。 但是、某些单端输入(非 LVCMOS 类型)可能需要50 Ω 端接至 GND、这意味着必须在基准输入缓冲器中启用 S1或 S2。 数据表(表9-2)中完全从端接的角度进行分离。
2. REF_DC_MODE 寄存器在 GUI 中为低频输入信号(低于5 MHz)设置、在这种情况下、必须在基准输入缓冲器中绕过交流耦合电容器。 当您将鼠标悬停在 xxxREF 接口类型(DC 或 AC)字段上时、您可以查看有关 GUI 完成的寄存器设置的更多详细信息。
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3. DPLL 频锁检测功能配置的行为 LOFL_DPLL 状态标志 可用于确定 DPLL 输入(PRIREF/SECREF)和输出时钟(VCO 输出)之间的频率锁定状态。
   1. 如 GUI 说明所述、如果 VCO1和基准之间的频率误差在锁定阈值寄存器内、则认为 DPLL 被锁定频率。 DPLL 锁频后、如果频率误差超过解锁阈值寄存器、则将 DPLL 视为频率解锁。
   2. DPLL 持续校正 APLL 分子、最终在 REF 输入和 VCO 输出之间达到接近0ppm 的精度。 DPLL 频锁检测设置用户希望在哪个点看到 LOFL 清除。 在一些应用中、需要更宽的频率锁定阈值、以便更快地清除 LOFL 状态标志并更快地报告频率锁定。 另一方面、其他应用倾向于在误差接近0ppm (例如1ppm 设置)后看到 LOFL 清除。
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此致、

Jennifer