[参考译文] LMK04368-RF EP：不正确的时钟频率输出

在我看来、此配置应该会锁定。 我看到电荷泵增益设置为1600uA、而默认增益设置为3200uA、但这可能适合、具体取决于所使用的环路滤波器。 PLLatinum Sim 系统建议 EVM 上的默认环路滤波器应该在1600uA 增益下保持稳定、因此、除非您修改了环路滤波器、否则我不认为这就是问题(我很高兴仔细检查您是否修改了环路滤波器)。

在 OSCIN 上提供300MHz 正弦波。 您是否还禁用了板载 VCXO？ 否则、即使未连接 VCXO、通常也会有非常响亮的122.88MHz 干扰信号耦合到 OSCIN。 您可以移除 R73或 FB12以移除 VCXO 的电源、从而消除任何干扰的可能性。

嗨、Derek、  

我没有填充只是为了安全和没有变化。  您能在这里阐明顺序吗？  

在我们的实际器件上、我们推动以下寄存器写入关闭 POR、似乎存在类似的问题。 我们是否遵循了正确的顺序？  

｛0x0000、0x80｝、//复位=1 (复位)
｛0x0108、0x0A｝、// DCLK2_3_DIV=10！！更新为10
｛0x010A、0x00｝、// CLKout2_3_PD=0 (已启用)
｛0x010F、0x11｝、// CLKout3_FMT=1 (LVDS)、CLKout2_FMT=1 (LVDS)
｛0x0110、0x0A｝、// DCLK4_5_DIV=10！！更新为10
｛0x0112、0x00｝、// CLKout4_5_PD=0 (已启用)
｛0x0117、0x11｝、// CLKout5_FMT=1 (LVDS)、CLKout4_FMT=1 (LVDS)
｛0x0118、0x0A｝、// DCLK6_7_DIV=10！！更新为10
｛0x011A、0x00｝、// CLKout6_7_PD=0 (已启用)
｛0x011F、0x11｝、// CLKout7_FMT=1 (LVDS)、CLKout6_FMT=1 (LVDS)
｛0x0120、0x0A｝、// DCLK8_9_DIV=10！！更新为10
｛0x0122、0x00｝、// CLKout8_9_PD=0 (已启用)
｛0x0127、0x11｝、// CLKout3_FMT=1 (LVDS)、CLKout2_FMT=1 (LVDS)
｛0x0138、0x21｝、// VCO_MUX=1 (VCO 1)、OSCout_FMT=1 (LVDS)
｛0x013F、0x23｝、// PLL2_NCLK_MUX=1 (反馈多路复用器)、FB_MUX=1 (CLKOUT8)
｛0x0140、0x8F｝、// VCO_LDO_PD=0 (正常运行)、VCO_PD=0 (正常运行)、SYSREF_GBL_PD=1 (断电)、SYSREF_PD=1 (断电)、SYSREF_DDLY_PD=1 (断电) SYSREF_PLSR_PD=1 (断电)
｛0x0143、0x11｝、// SYNC_EN=0 (禁用)
｛0x0144、0x1E｝、// SYNC_DIS[2、4、6、8]=1
｛0x0146、0x00｝、// CLKin1_EN=0 (未针对自动模式启用)、CLKin0_EN=0 (未针对自动模式启用)
｛0x0148、0x1B｝、// CLKin_SEL0_MUX=3 (DAC 锁定)、CLKin_SEL0_TYPE=3 (输出(推挽))
｛0x0149、0x33｝、// CLKin_SEL1_MUX=6 (SPI 回读)、CLKin_SEL1_TYPE=3 (输出(推挽))
｛0x014A、0x03｝、// RESET_MUX=0 (逻辑低电平)、RESET_TYPE=3 (输出(推挽))
｛0x015F、0x0B｝、// PLL1_LD_TYPE=3 (输出(推挽))
｛0x0161、0x01｝、// PLL2_R=1！！更新为1
｛0x0162、0x50｝、// OSCin_FREQ=4 (>OSCin_FREQ 255 MHz 至500 MHz)、PLL2_REF_2X_EN=0 (倍频器已禁用)
｛0x0165、0x32｝、// PLL2_N_CAL=50
｛0x0173、0x10｝、// PLL2_PRE_PD=0 (正常运行)、PLL2_PD=0 (正常运行)
｛0x0168、0x01｝、// PLL2_N=1
｛0x0169、0x50｝、// PLL2_CP_GAIN=2 (1600uA)
｛0x016E、0x13｝、// PLL2_LD_MUX=2 (PLL2 DLD)、PLL2_LD_TYPE=3 (输出(推挽))
｛0x0555、0x00｝// SPI_LOCK=0 (寄存器已解锁)
}；

写入 PLL2_N (0x168)应在写入 PLL2_CP_GAIN (0x169)之后进行、因为在电荷泵增益变化时校准 PLL 会产生奇怪的结果。 我正在推动对编程序列指令进行澄清、以便在所有其他内容之后写入0x168、以便在所有内部 LDO 中的功率稳定且影响环路的寄存器稳定后触发 VCO 校准。 我还建议在 PLL2_N 写入和其他写入之间插入暂停以留出该稳定时间、否则在几毫秒后再次写入0x168 、看看这样是否将其锁定。

PLL2_N_CAL = 50 (0x165 = 0x32)应为 PLL2_N_CAL = 5 (0x165 = 0x05)、前提是 PLL2_P 保留为默认值2。

由于相位检测器的运行频率高于240MHz、因此您可能应该设置 PLL2_WND_SIZE = 1 (0x169 = 0x30而不是0x50)。

如果 SPI 总线无法处理 LMK04368-SDIO 在回读期间尝试将 EP 驱动为开漏线路、则可能需要设置 SPI_3WIRE_DIS = 1 (0x0 = 0x90)。 3线和4线读回可同时进行。 当然、只有当您尝试从 LMK04368-LMK038-EVM 读回时、这一点才重要 EP。

其余的看起来对我来说是准确的...

——

如果这些清理项目没有帮助、我要检查的下一个问题是 R 和 N 端口是否实际在预期频率下看到预期信号。 您可以配置 PLL1_LD_MUX 和 PLL2_LD_MUX、以将输入4分频输出到相位检测器的 R 端口和 N 端口、并可进行探测、以确保进入相位检测器的时钟按预期工作。 如果有奇怪/不稳定的 R/N 信号、这有时有助于识别非单调性问题。

300MHz 正弦波的振幅是多少？ 是否正确端接？ OSCIN 上通常的 VCXO 信号的振幅对于 OSCIN 端口来说太大、因此有一个电阻衰减器来减少振幅-如果此电阻衰减器(100Ω R61)有一条通过交流耦合电容器到达 OSCIN 网络的路径、并且在 OSCIN_N 上提供300MHz、即使在禁用 VCXO 的情况下、这也可能会影响信号完整性或振幅。

AFAIK 信号端接正确。 在该频率下、这只是~ 10dBm 正弦。  

我确实尝试了清理寄存器、使其看起来无效

对于 OSCIN 输入接收器来说、-10dBm 可能过低-我相信大约为200mVpp、这仅仅是我们输入信号摆幅要求的最低水平。 它是否与0dBm 信号锁定？

不、在电路板上没有任何锁、无论 OSCin 上是否有东西、我仍然可以获得这个~307MHz 输出。  

他对我说。 我将尝试复制您在 EVM 上的设置并将其锁定-我目前不在实验室、但明天会回来。 对延迟深表歉意。

谢谢！ 我找到了一个备用 配置、它能让我锁定、但会提醒一下、以防我们需要进行更多的故障排除工作。 感谢您的帮助！