工具/软件：
大家好、我正在开发一个新项目、将相位差最小化非常关键。 在我的电路板上、我们 在 FPGA 之间有 8 个模拟通道、即 2 个 4 通道 ADC (14 位、125MSPS) 和 4 个 2 通道 DAC (16 位 800MSPS)、用于处理。 我们在这里的限制是每个通道之间的相位差最大应为 3ps。 所以我原本计划使用 LMK04832 为所有 ADC 和 DAC 提供时钟并使它们保持同步、但 LMK04832 的偏移为 60ps。 是否有方法可以满足我的相位差要求。 或我可以使用的任何其他器件来实现这一点。 ADC 的输入和 DAC 的输出将来自射频卡、该卡将对相对于方向的信号进行向上/向下转换。
您好、Athuljith、
是、即使在同步后、LMK04832 输出到输出偏移也可能约为 60ps、但传播延迟肯定会随温度的变化而产生影响。
您可以使用延迟（数字延迟小至 VCO 周期的一半+模拟延迟）来尝试尽可能减少这种情况。
我建议多加一点的另一个选择是使用 LMX1204 等器件并将其级联、因为温度系数更低。
此致、
Vicente
增加一些深度：
LMK04832 列出了通道之间的典型偏移 60ps、但由于通道的片上布局或电源电压变化影响 LVPECL 或 LCPECL（其中压摆率直接取决于电源电压）、大多数偏移是恒定的。 LVDS 和 HSDS 在 PVT 中相对接近、约在 10ps 以内。 我也强烈建议您避免使用 CMOS、因为 CMOS 会随温度的变化而显著变化。
下图显示了不同通道中不同输出格式之间在电压和温度范围内的 250MHz 偏斜。 非 PECL 输出的绝对偏斜在每个条件下都变化几皮秒、并且在固定温度和电压下似乎是非常可预测的。
尽管如此、由于工艺差异、3ps 最大偏差突破了可行性极限。 如果您需要单个系统、则可以固定电源电压和温度、在给定温度和电压下校准一个器件的过程延迟、并设计一个 PCB 来抵消通道间偏斜。 如果您需要多个系统、或希望使用多个时钟器件、则各个器件的工艺差异与整个偏斜预算的数量级大致相同。
尽管输出到输出偏斜可能高达 5ps、但 Vicente 建议的 LMX1204 是一个更好的选择。 我将推荐另外两种器件：
综上所述、 上述 LMX 器件的最小输入频率是 300MHz、 尽管我没有看到 提到的频率或频率范围、但 125MSPS ADC 表明、这可能会造成问题。 我们没有采用所需偏斜类型的较低频率可比器件、因此对于<LMK04832 需求、300MHz 可能是更好的选择。
