[参考译文] LMK03328：LMK03328 作为 Artix-7 GTP 发送器的 REFCLK 的抖动性能

Conor、

我在这里有几个问题：

1. 您是否说 LMK03328 需要能够动态接受 148.5MHz 或 74.25MHz 的输入？ 或者、系统中只需要这两个频率中的一个频率（和 F/1.001）？
2. 12.288MHz 时钟是否必须由 LMK03328 生成？ 这是否可以由另一个器件（如 CDC6C）生成？
3. 是否有可以分享的相位噪声要求？

谢谢、

Kadeem

尊敬的 Kadeem：

感谢您的跟进。 请查看以下我们对您问题的回答：

1.输入时钟切换行为
恢复时钟频率根据 SDI 视频输入格式动态选择、如下所示：

1080i59.94,1080p29.97→74.25 / 1.001MHz

1080p59.94→148.5 / 1.001MHz

1080i50,1081080p25,1081080i60,1080p30→74.25MHz

1080p50,1080p60→148.5MHz

LMK03328 将需要根据输入格式接受其中一个输入时钟频率。
仅当 SDI 视频格式发生变化时、才会发生动态切换。 在正常运行期间、系统锁定到单个输入比特率、因此除非视频格式发生更改、否则输入时钟保持固定。

从恢复时钟生成的 148.5MHz 或 148.5/GTP 时钟将用作 Artix-7 FPGA 中 1.001MHz 发送器的 REFCLK。

2. 12.288MHz 音频时钟生成
12.288MHz 音频时钟必须由 LMK03328 生成。
由于输入时钟频率和内部 VCO 工作限制、实际输出频率将为 12.287999MHz。

3. Artix-7 GTP REFCLK 抖动要求
我们将 Xilinx Answer Record AR#44549 -“7 Series FPGA GTX_GTH_GTP 收发器 — 参考时钟相位噪声屏蔽“作为 GTP 收发器 REFCLK 抖动和相位噪声要求的参考。

如果您需要任何其他技术详细信息或图表、请告知我们。 感谢您的支持。

此致、

Conor

Connor、

1. 如果根据输入格式只需要接受这些频率中的一个、并且提前知道输入格式、则这可能不是问题。 GPIO2 和 GPIO3 可配置为选择不同的 EEPROM 页面。 一个页面可以支持 74.25MHz 时钟、另一个页面可以支持 148.5MHz 时钟。 根据您的图、唯一的时钟输出是 148.5MHz、  不会 74.25MHz、对吗？
2. 这将需要使用两个 PLL、一个用于 148.5MHz、另一个用于 12.288MHz。 我在这里担心的是、我们可能无法实现最佳抖动消除、但我们可以获取相关数据并由星期一产生想法。

谢谢、
Kadeem

尊敬的  Kadeem：

如果根据输入格式只需要接受其中一个频率、并且提前知道输入格式、那么这可能不是问题。 GPIO2 和 GPIO3 可配置为选择不同的 EEPROM 页面。 一个页面可以支持 74.25MHz 时钟、另一个页面可以支持 148.5MHz 时钟。 根据您的图、唯一的时钟输出是 148.5MHz、  不会 74.25MHz、对吗？

我们正在考虑使用 LMK03328 来支持四个不同的输入时钟：74.25MHz 、74.25/EVM 1.001MHz 、148.5MHz 和 1.001MHz 。
是否可以通过选择不同的 EEPROM 页面、仅使用 GPIO2 和 GPIO3 在所有四种配置之间进行切换？  此外、74.25MHz 不用于输出。

我的担心是、我们可能无法实现最佳的抖动清除、但我们可以获取这方面的数据、并得到星期一的一个想法。

我们期待您的反馈。

谢谢、

Conor

Conor、

我们正在进行数据收集。

GPIO2 和 GPIO3 可用于选择 EEPROM 页面、请注意、这不能动态完成。 需要在启动时选择该页面。 也可以按照下图切换 PDN 引脚来更改页面：

谢谢、
Kadeem

Conor、

对延迟深表歉意。 明天能够进行抖动测量。

此致、

CRIS

尊敬的 Cris：

我们已经查看了您提供的抖动测量结果、希望确认以下理解：

即使同时在 LMK03328 上使用两个 PLL (PLL1 用于 148.5MHz 、PLL2 用于 12.288MHz )、输出抖动性能似乎足够好。 根据您的测量结果、我们相信它符合 Artix-7 GTP 收发器 (<1ps ) 的抖动要求。
此外、无论输入时钟是 74.25MHz 还是 148.5MHz 、输出抖动都保持稳定、并且不会观察到明显的性能下降。

您能否确认此理解是否正确？

Conor

尊敬的 Cris：

我们已经查看了相关数据、并想就输出抖动性能提出几个问题。

根据幻灯片中显示的结果、    提供了一个低抖动输入时钟（例如，在 12kHz 至 20MHz 频率范围内积分约为 144fs RMS 抖动的<xmt-block0> 148.5MHz</xmt-block>）。 148.5MHz。 但是、测得的 148.5MHz LVPECL 输出输出输出抖动约为 462fs RMS。

由于输出抖动比输入高三倍以上、我们想确认以下几点：

1. LMK03328 的 PLL 架构和 LVPECL 输出缓冲器特性是否会导致这种抖动水平的增加？

2. 当用作 Xilinx Artix-7 器件中 GTP 收发器的参考时钟 (REFCLK) 时、这种输出抖动水平是否会导致任何问题？
   （参考：Xilinx 应答记录#44549）

我们希望您能深入了解此行为是否符合预期、以及是否需要进行任何优化或配置调整。

谢谢、
Conor

Conor、

1.是的、这是正常现象、因为两个 PLL 和输出驱动器之间存在串扰。

2.

我们认为它符合 Artix-7 GTP 收发器 (<1ps ) 的抖动要求

根据<1ps 的规范、我不担心输出抖动会导致问题。 但在相位噪声规格中、LMK03328 违反了 10kHz 规格~8dB。 我将在工作台上工作、看看是否符合此规格。 希望在星期一上获得更新。

此致、

CRIS

尊敬的 Cris：

感谢您的评论。 期待您对基准测试提供反馈。

谢谢、

Conor

尊敬的 Cris：

感谢您分享测试数据。

我们与客户分享了更新后的抖动结果、虽然他们知道结果符合 AR#44549 要求、但他们有一些问题：

• 他们在相位噪声图中注意到 10kHz–100kHz 和–1MHz 之间有几个杂散噪声。

• 它们的应用涉及长同轴电缆上的 HD/3G-SDI、这会增加随机抖动并降低 FPGA 接收器上恢复的时钟性能。

• 鉴于 10kHz 附近的裕度有限（如您所述）、他们对实际系统的稳定性稍微有些担心。

您能否告诉我们、是否有已知的用例或客户示例表明 LMK03328 与 Artix-7 GTP 配合使用而不存在抖动相关问题？ 这些信息将有助于建立继续进行此配置的信心。

谢谢、

Conor

Conor、

之前利用 LMK03328 和适用于 SDI 的 Artix-7 的设计也使用 LMH1983 (https://www.ti.com/lit/ds/symlink/lmh1983.pdf)。 我看到的是 LMH1983 接受 27MHz 本地时钟并输出 148.5 或 74.25MHz、 148.5/1.001 或 1.001MHz 和 98.304MHz /2^X (X = 0 至 15)-对于 12.288MHz 输出、最后一个时钟为 X=4。 我预计该用例是 LMK03328 在  148.5 或 74.25MHz、 148.5/1.001 或 74.25/953 中采用 1.001MHz、并生成清除抖动的时钟版本、而 12.288 来自 LMH1983。 这种解决方案是从五年前开始的、在此期间我没有听说过任何抖动或稳定性问题。

这导致我问- 该项目的不同之处是、148.5/Artix-7 现在直接提供 74.25MHz 时钟 ？ 还需要使 LMK03328 的 12.288MHz 也是导致相位噪声图上几乎所有这些杂散的原因、因为两个 PLL 都处于活动状态时会出现 PLL-PLL 串扰。 当以小数模式运行时尤其如此（从 27MHz 生成 12.288MHz 时需要这样做）。

谢谢、
Kadeem

尊敬的 Cris：

在查看名为“LMK03328-148p5Input-updated.tcs"的“的文件时、我们注意到配置可能存在差异。

根据文件名和上下文、我们期望配置使用 148.5MHz 输入时钟。 但是、在 TICSPRO1 中打开文件时、PRIREF 输入实际上设置为 27MHz 、并启用倍频器以 在到达 PLL1 和 PLL2 之前生成 54MHz。

由于性能评估和相位噪声行为可能会因输入时钟源和频率的不同而有很大差异、我们想确认：

此.tcs  文件背后是否打算表示 148.5MHz 输入用例？ 如果是、是否有可能 根据测试用例？获得.tcs 文件的更正版本、该版本反映 LMK03328 的直接 148.5MHz 输入

此外、您能否提供用于评估的配置参数信息？
- LMK03328-148p5 Input-updated.tcs
- LMK03328-74p25 Input-updated.tcs

谢谢、

Conor