[参考译文] LMK04828：CAN&#39；t 使 LMK04828B 使用 CLKIN0

尊敬的 Derek：

首先、我要感谢您如此迅速地作出回应、同时也要让您知道、我需要花一天或两天时间来完成您概述的所有内容。  我会让你知道我发现了什么！

再次感谢您、

Dan

尊敬的 Derek：

一旦找到具有方波输出的可靠 10MHz 源、我就能够让 CLKIN0 正常工作。

我附加了另一个 TICS PRO 配置文件、其中展示了如何使用 CLKIN0 上的 245.76MHz 时钟在时钟分频器上生成 10MHz 输出。  我还使用级联 ZDM。  顺便说一下、我并不关心 CLKIN0 和输出时钟之间的相位关系...我不确定是否需要 ZDM 来同步输出。

我们希望有多个 LMK04828B PLL 电路板均由一个通用时钟（在本例中为 10MHz） 驱动）驱动、并且 245.76MHz 输出时钟也与之同相。

我已经阅读了多时钟同步应用报告（SNAA294-2019 年 12 月）、但我仍然不清楚如何实现该报告。

是否可以使用 LMK04828B 上的 SYNC 引脚输入复位分频器并保证输出时钟在所有器件之间的相位对齐？

感谢您的帮助！

Dan

e2e.ti.com/.../0167.10MHZ_5F00_CLKin0_5F00_245.76MHZ_5F00_out_5F00_ZDM_5F00_Cascaded.tcs

SYNC 引脚在 CMOS 中实现、内部具有很大的传播延迟并且在整个温度范围内变化、其标称值为 35ns 至 5ns。 SYNC 引脚重新定时到时钟分配路径、在本例中、该路径以 2.4576GHz（~400ps 周期）运行。 假设您有多个 LMK04828B PLL 电路板、它们需要同步时钟、并且由于 SYNC 引脚重定时至 400PS VCO、并且电路板之间的传播延迟差异未知、因此 SYNC 引脚似乎不太可能满足您的需求。

CLKin0 可配置为备用分频器同步源、CLKin0 电路在 CML 中实现、一直到 VCO 重定时器。 PVT 上的传播延迟和变化比 VCO 周期小一个数量级、因此 CLKin0 适合用作此类高速下的同步源。

如果您无法跨多个电路板在同一 400PS 窗口内将同步事件可靠地发送到 CLKin0、则您概述的方案是合理的。 我认为不需要 ZDM、因为您已经表明不关心输入到输出相位、只是所有电路板上的输出都是对齐的。

如果您可能无法在多个电路板的同一 400ps 窗口内可靠地向 CLKin0 发送同步事件、情况会比较棘手。 SYSREF 分频器中有一个重定时器、名义上旨在通过将窗口从一个 VCO 周期打开到一个 SYSREF 分频器周期来使这种情况更容易。 然后、通过将 SYSREF 分频器置于嵌套 ZDM 中、SYSREF 分频器（以及输出分频器同步重定时器）的相位可以与输入基准相位相关、因此通常更容易协调同步事件。 但是当 SYSREF 频率为 0.8MHz 且时钟输入为 10MHz 时、GCD 频率为 0.4MHz、即>1 的 N 分频器和>1 的 R 分频器 — 即使您利用嵌套 ZDM 在 SYSREF 分频器和时钟输入之间建立已知的相位关系、>1 的 N 和 R 分频值意味着每个 CLKIN 周期的 SYSREF 分频器有两个电位、 并且您不知道整个系统之间的关系、因此无法可靠地使用 SYSREF 分频器重定时器。 此限制是 LMK04828 的基础、除非您可以将 SYSREF 频率向下提升到 0.4MHz 来使 N = 1 并简化 SYSREF 与 CLKIN 的相位关系、否则您可以尝试根据 400ps 窗口通过 CLKin0 进行同步。

另一方面、LMK04832 与 LMK04828 引脚对引脚兼容、具有大多数相同的特性（如果没有对这些特性进行改进）、并包含 R 分频器同步功能。 因此、通过复位 R 分频器并控制 R 分频器输出的位置（从而控制 PLL1 的相位检测器边沿）、我们可以保证 N 分频器和 SYSREF 分频器的相位。 R 分频器同步有一个 100ns 窗口（一个 10MHz 周期）可以跨所有系统进行、这在多板系统中通常是合理的。 然后、SYSREF 分频器可以使用 2.5µs 时序窗口对所有电路板上的输出分频器同步事件重新计时、这当然是可以实现的。

尊敬的 Derek：

感谢您的快速响应。  我们将连接到 Xilinx (AMD) ZU49DR RFSoC。  其中一个要求是 Sysref 时钟输入（在 RFSoC 上） 为 7.68MHz。  这是一个多块同步 (MTS) 约束。  因此、无法将该时钟更改为 0.4MHz。  此外、我们正在使用 ZCU216 评估板进行开发、但不能使用不同的 PLL。  但是、我认为我们可以将输入基准时钟更改为 122.88MHz、并将 160MHz VCXO 更改为 122.88MHz。  如果我们进行这些更改并将 122.88MHz 作为参考输入分配到所有电路板、输出是否会进行相位对齐？  或者、我是否还需要启用 ZDM 才能实现这一点？

在 SYNC/SYSREF 设置上、我会按照附件所示进行配置吗？

谢谢、
Dan

尊敬的 Dan：

更改输入基准和 VCXO 最终不会改变时钟分配路径的频率 (2.4576GHz)、但会提高 PLL 的相位噪声性能。  

就像 Derek 上面说的那样、最简单的操作过程是使用 CLKin0 作为同步源、并将 CLKin1 用作参考的输入。  

谢谢、

Michael

您好、Michael：

感谢您的答复。  我不会质疑您在这方面的专业知识、但我很困惑、如何在 LMK04828 上使用 SYNC PIN 输入。  VCO 频率范围（就我所知道的范围而言）将在 2GHz 至 3GHz 范围内。  因此、如果问题是该输入上的传播延迟、我不确定如何使用 SYNC PIN？

此外、我们无法进行您和 Derek 建议的更改、因为我们使用的是 Xiinx 的第三方电路板（CLK104 电路板）。  无法切换 CLKin0 和 CLKin1 上的输入。  那么、我打算将 LKM04828 与这些板上的 LMK04832 交换。

谢谢、
Dan

您好、Michael：

感谢您的答复。  是否有应用手册介绍了如何与 LMK04832 进行多器件同步？

Dan