• 状态 Resolved
  • 已锁定 已锁定
  • 回复 9 回复
  • 订户 0 订户
  • 视图 65 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] CDCS503：关于启动序列

admin
Guru**** 2510095 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1548875/cdcs503-about-the-start-up-sequence

部件号：CDCS503


工具/软件：

您好的团队、

该器件是否具有启动序列？
打开时是否有任何可能导致问题的不稳定时钟？
我们想确认这一点、因为我们在某些电路板上遇到时钟约为 1.3x 的问题。

此致、
Ryu。

  • 0
    TI__Guru**** 2510095 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Ryu

    相对于电路板总数、这是在多少个电路板上进行的？

    发生这种行为时、如何配置控制引脚？

    谢谢、

    Kadeem

  • 0
    TI__Guru**** 2510095 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Kadeem：

    这种情况仅发生在 30 个评估板中的一个上。
    OE、FS、SSCSEL0 和 SSCSEL1 连接到 VDD (3.3V)、因此它们同时上升、然后时钟被输入。

    此致、
    Ryu。

  • 0
    TI__Guru**** 2510095 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Yamashita-San、

    如果这些引脚都从外部悬空（通过内部上拉电阻拉至高电平）、问题是否仍然存在？

    谢谢、
    Kadeem

  • 0
    TI__Guru**** 2510095 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Kadeem：

    当我重新打开电源时、情况就会消失、这种现象可能会也可能不会重现、因此我无法通过内部上拉电阻器测试运行情况。
    我有 12.5MHz 输入并将其设置为 50MHz、但有时频率约为原来的 1.33 到 1.5 倍。
    有没有这种错误的可能性?
    如果是、可能的原因是什么？

    此致、
    Ryu。

  • 0
    TI__Guru**** 2510095 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Yamashita-San、

    我以前没有听说过这个问题。

    如果您进行了 ABA 交换（将设备替换为已知良好的电路板上的设备）、则问题是出在电路板上还是出在器件上？

    谢谢、

    Kadeem

  • 0
    TI__Guru**** 2510095 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Kadeem：

    很难通过 ABA 交换进行确认、因为它不是每次都发生。
    这是一个单点确认。
    我正在将 FPGA 中的 PLL 输入到该器件、但输入会在 PLL 稳定之前开始。
    即使它稳定下来、也会出现相同的症状。
    是否有任何可能导致这种情况？

    此致、
    Ryu。

  • 0
    TI__Guru**** 2510095 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Yamashita-San、

    支持的 LVCMOS 输入与器件的当前 VDD 有关。

    可以了  不会 建议在提供 VDD 之前为此器件提供输入时钟。 这可能是导致该问题的原因。  

    谢谢、

    Kadeem

  • 0
    TI__Guru**** 2510095 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Kadeem：

    换句话说、只要 VDD 是输入、任何 PLL 的任何输出都是可以接受的？

    此外、以下应用手册中推荐的电路图具有 3.3V 的 LC 滤波器、但这不一定是必需的、对吗？

    https://www.ti.com/jp/lit/an/scaa103/scaa103.pdf

    此致、
    Ryu。

  • 0
    TI__Guru**** 2510095 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Yamashita-San、

    提供 VDD 后、只要高电平电压不超过 VDD、来自另一个器件的时钟输入就应该是可接受的。

    LC 滤波器可实现更好的抗噪性能、但并非严格要求。 这可以提高使用有噪声电源时的相位噪声性能、在通过 DC/DC 供电时尤其有用。

    谢谢、

    Kadeem