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[参考译文] CDCLVP1204：超过 1.5V 的 LVPECL 差分电压输入电压是否会影响可靠性和稳定性？

admin
Guru**** 2538960 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1563654/cdclvp1204-will-lvpecl-differential-voltage-input-voltage-over-1-5v-affect-the-reliability-and-stability

部件号：CDCLVP1204


工具/软件：

亲爱的

客户按照建议设置上拉和下拉电阻器、但最大 LVPECL 差分电压输入电压约为 1.8~2V、 器件输出信号正常。  

过规格差分电压输入电压是否会影响 长期运行的可靠性和稳定性？

谢谢！

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    TI__Guru**** 2538960 points
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    您好、Andrew、  
    输入级可能会随着时间的推移而饱和和损坏 — 一旦客户开始在建议的运行条件之外运行，就无法再保证  DS 性能。  
    请请求客户遵守建议的操作条件！ Slight smileμ s

    此致、

    Vicente  

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    TI__Guru**** 2538960 points
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    尊敬的 Vicente：

    为了将 最大 LVPECL 差分电压输入电压限制在 1.5V 范围内、我们应该怎么做？  是否应该调整上拉和下拉电阻？

    谢谢！

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    TI__Guru**** 2538960 points
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    您好、Andrew、  

    能否分享准确的输入端接拓扑？ 这样我就可以运行一些仿真来提供最适用的建议。

    谢谢、

    Michael

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    TI__Guru**** 2538960 points
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    尊敬的 Michael：

    客户遵循了数据表中推荐的拓扑：

    谢谢！

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    TI__Guru**** 2538960 points
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    您好、Andrew、

    感谢您的分享。 减小此处摆幅的最适当方法是增加接地端接电阻值（82 Ω 电阻器）。 根据我的仿真结果、 通过将这些电阻器增加到大约 188 Ω、可以将摆幅降低到适当的范围 (1.35-1.5V)。

    谢谢、

    Michael