[参考译文] TPL5110：上电时验证 DRV 操作

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1566804/tpl5110-verification-of-drv-operation-at-power-on

工具/软件：

你（们）好

我们正在考虑将 TPL5110 用于上电后需要单个上升沿 x 秒（x 可以~10 或最多 300 秒） 的应用。  TPL5110 似乎是理想的选择、但我们并未将其用于驱动 MOSFET。  我们只需要在上电后出现一个上升沿。  我们的板上最多有 5 个 TPL5110 芯片、可提供各种时间门控功能。  不能选择可编程逻辑 (micro/FPGA)。 我们使用这些上升沿来锁存触发器、以强制执行安全关键型时序。 数据表中的图 7-3 显示、在单次触发模式下、DRV 在 POR 和电阻读数期间保持高电平。  这种行为是否由设计保证？  我们是否应该/是否可以在 DRV 上添加弱上拉（我们对此犹豫不决，因为在电路板通电后，在我们打开 TPL5110 之前、TPL5110 将在一段时间内关闭）。 需要明确的是、我们不需要切换 TPL5110 上的任何引脚。  我们不会使用 DONE、并且 EN/One_Shot 将连接到 GND。  我们希望加电、一段时间后会收到一个上升沿。

谢谢
Dave