工具/软件：
您好：
当我将某个 100MHz 振荡器的相位噪声输入到 PLLatinum SW 工具中时--即使环路带宽很高（即 PLL 不会对低频偏移相位噪声进行补偿）、它在最终的 PLL 输出速率下似乎也不会增加最终的相位噪声。
例如--如果我输入表值--
OSC FREQ = 100MHz。 10Hz 时的 PN =–110dBc/Hz（等）。
然后、当 PLL 输出为 4GHz 且环路带宽为 200kHz 时、我预计聚合 PN 大约为……
–110dBc/Hz + 20*log (4000 / 100)=–78dBc/Hz……
但 PLLatinum 软件仅指出、无论 PLL 输出是什么、振荡器 PN 的影响在 1Hz 频率下均为–110dBc/Hz。 这似乎不正确。
有人可以对此发表评论吗？
PLLatinum Sim 的默认行为是不对振荡器相位噪声进行建模、因此除非您使用“相位噪声“选项卡上的输入噪声源控件来修改基准行为、否则只要相位检测器频率保持不变、您应该会看到输入基准频率变化不会导致输出噪声发生变化。 但有一些例外、例如在某些 PLL 上使用倍频器或输入倍频器时 — 这会增加 PLL 1/f 噪声。
如果将数据加载到 PLLatinum Sim、或者如果您使用指标或点来估算特定频率下的基准噪声、则该基准噪声会显示在图形中的绿色部分、并会将其影响加到总噪声中。 PLLatinum Sim 假设您需要等效的集成噪声性能、如果您随后缩放 Fosc 频率、我觉得这是向后的（您不希望 200MHz 缩放的振荡器比 100MHz 振荡器放大 6dB，而不是向下？）、但在使用点时可以通过根据频率缩放调整噪声来解决问题。
我认为 v1.6.x 中的加载数据选项存在问题、因为它似乎总是在曲线开头插入一个+34dBc/Hz 的点。 我会进行深入研究。
我认为这解决了您的问题，但我可能错过了您的解释中的一些内容 — 如果有更多内容，请告诉我，最好提供一些示例屏幕截图来帮助详细说明您正在做什么。
我使用了“Phase Noise“选项卡、其中显示了我在屏幕截图中直接谈到的批量误差。
例如、10Hz 时频率为–76.4dBc/Hz 的 100MHz 振荡器在 6GHz 时将具有–40dBc、如果该振荡器处于 PLL 的环路带宽（其中 10Hz 为）以下、则该振荡器在 6GHz 时将具有–40dBc
因此、相位噪声输出的这些数字仿真是错误的... 因为绿线 (OSC) 是错误的（在 6GHz ）-- 
该–70dBc 点应处于–40dBc。
我认为、PLLatinum 工具的当前实现会使人们（我自己在第一时间就包括在内）严重低估 PLL 按比例提高到高频时其振荡器低偏移频率相位噪声的影响...
这对我来说似乎是一个大问题。
Eric、
实际上、PLLatinum Sim 是正确的。 如果您查看、指定的相位噪声针对 10Hz 偏移、但图形从 100Hz 偏移开始。 因此、如果您取 100Hz 数为–108.9+20*log (6000/100)=–73.4 dBc/Hz。 然后添加 PLL 噪声、这是有道理的。 请注意、如果将图形的比例从 100Hz 更改为 10Hz、则会切断数据、但如果按下“Update Noise“按钮、这将绘制已切断的数据。
在下一次更新中、我将向 数据点添加警告颜色、使其更明显地表明它们超出了图形的范围。
哦,对不起,我错过了我提到的问题,当我注释你的片段. 在 100Hz 及更高频率下、DO 看起来是正确的...
我正在从事的设计涉及到偏移频率非常低的相位噪声、低至 1Hz（甚至 0.1Hz）、我发现该工具误计算了这些偏移区域的相位噪声。
请注意、这些区域未绘制在图形上、但我更新了偏移量表上的总 PN 以显示它们： 
在 0.001kHz… OSC PN =–115dBc/Hz、总 PN 表=–85.5dBc/Hz
–115 + 20*log (2500/10)=–67dBc/Hz、因此 PN 显然不能为–85dBc。
请注意、此问题似乎并不是超级确定性的、有时低频（1Hz、10Hz 等）相位噪声看起来 是正确的、有时它们是不可能的值。
谢谢
Eric
