[参考译文] CDCE6214：逻辑兼容性检查：CDCLVC1310RHBR (1.8V) 至 CDCE6214RGET (1.8V)

查看数据表后、我们发现了逻辑兼容性问题：

• CDCLVC1310RHBR ：
  • VOH (min)： 1.26V
  • VOL (max)： 0.44V
• CDCE6214RGET ：
  • VIH (min)： 1.44V
  • ViL (max)： 0.36V

这样可得到：

• VOH1 (min)> VIH2 (min) →失败
• Vol1 (max)< VIL2 (max) →失败

请您确认。

Pradeepraj,

这种理解是正确的。 如果缓冲器的高电平电压低于时钟发生器的最小高电平、则存在时钟发生器无法正常运行的风险。 低级行为也是如此。

什么是驱动缓冲器的输入时钟？ 我们可能会为系统提供推荐的替代解决方案。 LMK3H2104 可用于替换 LVCMOS 缓冲器及其输入。

谢谢、

Kadeem

尊敬的 Kadeem：

我们在设计中使用 CDCE6214RGET 与 HW_SW_CTRL 引脚连接至低电平 、这意味着设备在中运行 引脚模式 和负载 EEPROM 第 0 页 稳压器。 我们的原理图中未连接 μ I²C 接口。

我们要配置：

• OUT1 AS LP-HCSL
• OUT4 AS 类似 LVDS

请说明以下几点：

1. 什么是 默认输出逻辑类型 当 HW_SW_CTRL 为低电平并且器件加载 EEPROM 第 0 页时、是否为每个通道？
2. 是否可以配置 OUT1 作为 LP-HCSL 和 OUT4 类似 LVDS 消息流 仅硬件搭接或终端 、而不启用 I²C 或修改 EEPROM 内容？
3. 如果没有、在引脚模式下实现此配置的推荐方法是什么？
4. 是否有任何具体问题 终端或布局指南 在不同通道之间混合 LP-HCSL 和 LVDS 输出时？

尊敬的 Kadeem：

LVDS 接收器是 Artix 7 FPGA (XC7A100T)、目前我们正在为 LVDS 至 HCSL 使用 AMD 推荐的端接。 我明白下面的参考。 请确认可在设计中使用是否有效、并分享您在时钟终止时提供的上述文档链接。

谢谢、

Pradeepraj