Other Parts Discussed in Thread: LMK04832, LMK04828, LMK04832SEPEVM
器件型号： LMK04832
主题中讨论的其他器件： LMK04828、
我们将在新设计中使用 LMK04832。
该器件是我们当前使用的 LMK04828 的姊妹产品、但两者之间存在各种差异。
我有几个与 LMK04832 编程相关的问题（请参阅下面的）。
请提供建议。
谢谢、
贝尼·福尔克
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以下所有不合格的参考均适用于 LMK04832 数据表修订版 C（2018 年 1 月）。
1、寄存器 0x16e 未出现在表 5 中、但出现在表 77 中。 它实际上是否存在？
2. TICS Pro 软件（版本 1.6.10.0）包括 HSG_PD 字段（在时钟输出图中）。 该字段映射到寄存器 0x103 位 6（对于时钟输出组 0_1）。 此字段也会显示在 SNAU282（2022 年 9 月发布的 LMK04832SEPEVM 用户指南）第 2.1.1 节中。
但是，数据表中未定义此字段 — 该字段指定为保留， POR 值为 1。
哪一项是正确的？
3、数字延迟调整:
表 3 定义了用于将 SYSREF 与时钟同步的 DCLK_DIV_ADJUST。
表 18 指定了基于时钟输出共享公共沿的分频值的数字延迟调整。
这些表是相似的、只是表 3 指定了 DCLKX_Y_DIV 等于 6 时的调整值–1、而表 18 指定了时钟分频值 6 的调整值+1。
a) 数据表是否正确（即，为时钟分频器值 6 的 SYSREF 到时钟同步过程中的数字延迟偏移与同步不同时钟输出所需的偏移不同） ？ 或者其中一个表中是否有错误？
B) 使用时钟分频器值 1 时需要进行什么调整？ 或者、数字延迟仅在时钟分频器值大于 1 时适用吗？
c) 如果我们有多个使用不同分频器值的时钟输出需要同步、并且我们有需要 与时钟输出正确同步的 SYSREF 输出、情况会怎样。 如果我理解正确、需要执行以下操作（针对每个相关的时钟组）：
-根据表 18 调整时钟数字延迟。
-使用 在上一步中计算的调整后的 DCLKX_Y_DDLY 值、根据表 3 调整 SYSREF 数字延迟。
我的回答正确吗？
d) 关于第 8.3.5 节中的公式 (1)、我需要在给定 SYSREF_DDLY 和 DCLKX_Y_DDLY 的情况下计算 SCLKX_Y_DDLY（而不是在给定 DCLKX_Y_DDLY 和 SCLKX_Y_DDLY 的情况下计算 SYSREF_DDLY） 。
上述公式可得出：
SCLKX_Y_DDLY = DCLKX_Y_DDLY - 1 + DCLK_DIV_ADJUST + DCLK_HS_ADJUST - SYSREF_DDLY
能否使用它来计算 SCLKX_Y_DDLY？
注意：第 8.3.5 节中提供的示例有问题、因为根据数据表、它假设 SCLKX_Y_DDLY = 2、这是无效的。 我缺少什么吗？
4.时钟分频器值 2 和 3 — 表 3 和表 18 包含一条注释、指出要编程 2 分频或 3 分频、有必要编程 4 分频、然后再重新进行 2 分频或 3 分频。
假设需要为输出时钟组 0_1 至 3 编程时钟分频器。 我计划执行以下操作：
-将 4 写入寄存器 0x100
-将 0 写入寄存器 102 位 1：0
-将 3 写入寄存器 0x100
这是正确的方法吗？ 还是我需要做别的事情？
