https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1596805/lmk04832evm-lmk04832-outputs-phase-alignment-on-all-device-clock-output-across-multiple-output-formats

器件型号： LMK04832EVM

您好、

我正在使用 LMK04832LVM 评估板 。
我将时钟分频器值从默认配置更改为符合我的要求。
时钟分配频率如所示 3200MHz 。
我并未使用所有 SYSREF 输出 (SCLK_OUT)。

测试用例 1—默认电路板端接设置

• CLKout0： 100MHz—LVPECL/LCPECL、 240 欧姆

• CLKout2： 50MHz—LVPECL/LCPECL、 120 欧姆

• CLKout8： 100MHz—LVDS/HSDS

• CLKout10： 50MHz—LVDS/HSDS

结果：

上述所有输出时钟都是 相位对齐 。
上升沿与同时出现 零可测量延迟 高速缓存数据。

测试案例 2—CLKout8 的端接已更改

• CLKout8： 100MHz— LVCMOS 、 50 欧姆
  （默认电路板终端从 LVDS/HSDS 更改为 50 欧姆 LVCMOS、类似于用于 CLKout5 的硬件终端。）

结果：

CLKout8 为 未相位对齐 其他输出。
LVPECL 和 LVDS 输出彼此保持一致、但 LVCMOS 输出显示了 计时移位 并且与第一个上升沿时序不匹配。

要求/问题

1) LVCMOS 端接建议

我需要提供正确的建议 电路板端接方法 对于 LVCMOS、以使所有输出时钟 (LVPECL、LVDS、LVCMOS) 保持不变 相位对齐且具有零延迟 。
我的要求是 每个输出时钟的第一个上升沿 同时发生。

2) 同步事件使用说明

是 SYNC 事件 仅用于 SYSREF 时钟 (SDCLK) 和 器件时钟输出 (DCLK) 的同步？
OR SYNC 事件 是否也需要调整所有时钟格式？

3) 跨多种输出格式的相位对齐

我希望所有器件时钟都是 相位对齐 、即使它们使用不同的输出格式、如 LVDS 和 LVCMOS 。
这是否可以通过端接+ SYNC +配置来实现、或者是否有推荐的方法？

提前感谢任何指导。