[参考译文] LMK00804B：LMK00804B 开关阈值

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1612866/lmk00804b-lmk00804b-switching-thresholds

器件型号： LMK00804B

您好、

我想提另一个有关 LMK00804B 的问题：“LMK00804B：LVCMOS_CLK 引脚的 VIL 和 VIH 不能满足数据表的特性“链接： https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1364451/lmk00804b-vil-and-vih-of-the-lvcmos_clk-pin-do-not-satisfy-the-characteristics-of-datasheet?tisearch=e2e-sitesearch&keymatch=LMK00804B

在该主题中、 Andrea Vallenilla 表示、在输入侧的电压骤降从 3.3V 切换到 2.9V 时、输出从高电平切换到低电平是预期的行为。数据表中未列出这些值、旨在在稍后的版本中添加这些值。我找不到数据表的较新版本、因此没有找到有关此问题的更多信息。我需要有关 LVCMOS_CLK 引脚的迟滞和开关电平的信息。

我们有一个问题、即我们的输入时钟对干扰很敏感、高电平状态期间的小电压骤降会导致输出端发生从低电平到高电平的转换（请参阅图，其中 C1 是输入、C3 是输出）。

此致

Alex

3 个月前

0 admin 3 个月前

TI__Guru**** 2777545 points

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您好 Alex、
这对我来说很奇怪。让我再次检查一下是否在 2.9V 信号时输出变为低电平是正常的。
我同意 — 这将非常偏离规格。在本周结束之前、请让我再深入了解一下。

此致、

Vicente

0 admin 3 个月前

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尊敬的 Vicente：

有什么关于这件事的消息吗?

此致、

Alex

0 admin 3 个月前

TI__Guru**** 2777545 points

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您好 Alex、
您能否成功分享您的原理图？
我想了解如何连接这些器件。

此致、

Vicente

0 admin 3 个月前

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尊敬的 Vicente：

当然、请参阅下面的原理图。

此致、

Alex

0 admin 3 个月前

TI__Guru**** 2777545 points

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您好 Alex、
我联系了设计团队、您所描述的似乎是可能的。
让我引用它们

“该规范不完整、未全面描述器件的行为。该器件具有差分输入、负输入设置为 VDD /2。对于直流输入、这些 VIL/VIH 规格表明客户必须提供大于 VIH 的信号才能获得高电平、但由于【内部】输入交流耦合导致的瞬态尖峰不低于 VIH、因此它缺少此行为。 “

有一条直流路径、但这在 OSCIN 引脚之间仅提供大约 90mV 的偏移、因此~90mV 是输入瞬态容差。
我们没有瞬态仿真或基准数据来支持这一点、但这是设计使然。输入失配也可能改变该直流路径容差。
在 1.3V 和 2V 规格之间、直流路径是一个比较器、用于比较 LVCMOS_CLK 与 VDD…… 在此范围内、无法保证直流路径产生逻辑高电平或逻辑低电平。

不过，设计团队和我得出了相同的结论 — 因为您只是简单地对此处使用的适当器件进行电平转换，即 LMK1C。

此致、

Vicente

0 admin 3 个月前

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尊敬的 Vicente：

很抱歉、但我们不理解。您能重新表述并再次解释一下吗？谢谢！

此致、

Alex

0 admin 3 个月前

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Alex、
总结一下、
由于输入的设计方式、您看到的并不完全不同寻常。
DS 规格未完成、因此可能会发生这些导致输出变为低电平的瞬态。

除非您可以找到一种方法来控制瞬态、即瞬态不足以导致输出变为低电平、否则此处无法真正实现任何修复。

然而、对于电平转换、您可以使用 LMK1C 系列是此处的合适器件。

此致、

Vicente

时钟和时序（参考译文帖）

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