[参考译文] CDCM7005：应用问题

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1609953/cdcm7005-application-question

部件号： CDCM7005

您好：

我们的客户对 CDCM7005 的工作原理有一些应用问题。

Q-1：如果 (2) PRI_REF 未锁定、而 (1) VCXO_IN 时钟进入、(3) PLL_LOCK 输出高电平？

Q-2：当客户通过 PRI_REF 时钟通过外部电路转换到其他时钟时、他是否需要通过 REST/HOLD 引脚输入复位信号？

Q-3：除非他在上述 Q-2 中复位、否则 PLL_LOCK 是否进入高输出？

此致、

4 个月前

0 admin 3 个月前

TI__Guru**** 2779255 points

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尊敬的 IMI-San：

客户是自动还是手动切换 PRI_REF 和 SEC_REF？

根据数据表第 9.3.2.1 节：“如果 PFD（相位频率检测）处的参考时钟（PRI_REF 或 SEC_REF 时钟）和反馈时钟（VCXO_IN 时钟）的上升沿在预定义的锁定检测窗口内、或者如果没有出现频率偏移、则在预定义数量的连续时钟周期内、则 PLL 被锁定（设置为高电平）。如果 PFD 的参考时钟（PRI_REF 或 SEC_REF 时钟）和反馈时钟（VCXO_IN 时钟）的上升沿超出预定义的锁定检测窗口、或者如果出现频率偏移、则 PLL 解锁（设置为低电平）。“

您可以参考此 E2E 主题来手动选择时钟参考

此致、

Sandra

0 admin 3 个月前

TI__Guru**** 2779255 points

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尊敬的 Sandra：

客户问题是 PLL_LOCK=高电平、即使 PRI_REF 时钟已针对 VCXO_IN 时钟解锁。所以我认为这是时钟超出 PFD 的锁定检测窗口的条件。

这就是为什么会询问我们是否可以看到另一个 PLL_LOCK=高电平条件。

此致、

0 admin 3 个月前

TI__Guru**** 2779255 points

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IMI-SAN,

您能通过电子邮件主题与我分享客户原理图吗？

您是否还能分享/HOLD 引脚的状态及其编程设置？这可能会导致与您描述的内容类似的问题、请查看数据表的图 21

此致、

Sandra

0 admin 3 个月前

TI__Guru**** 2779255 points

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此致、

Sandra

时钟和时序（参考译文帖）

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