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[参考译文] LMK04828：澄清了采用 100 Ω 终端与外部失效防护偏置相比在高阻态模式下的 CLKIN 行为 (LMK04828)

admin
Guru**** 2914580 points

Other Parts Discussed in Thread: LMK04828

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1619776/lmk04828-clarification-on-clkin-behavior-in-high-z-mode-with-100-ohm-termination-compared-to-external-fail-safe-biasing-lmk04828

器件型号： LMK04828

您好 TI 支持团队：

我正在使用 LMK04828 设计时钟树、对暂时禁用驱动源时的 CLKIN 输入要求（用于 JESD204B SYSREF）有疑问。

【系统设置程序】

我使用外部 LVDS 扇出缓冲器 (NB3L8504S) 驱动 LMK04828 CLKin0 端口。

该信号与靠近 LMK04828 输入引脚的 100 Ω 差分端接电阻器进行直流耦合。

缓冲器具有一个输出使能 (OE) 引脚。 当 OE 引脚被拉至低电平时、LVDS 输出进入高阻抗（高阻态）状态。

【我的查询】

在 LMK04828 数据表（第 10.7 节 DO 和 DON'MCU ts） 中）中、它指出：“未使用的时钟输入：未使用的时钟输入可以保持悬空“。

但是、我的 CLKIN 在物理上没有“未使用“或完全未连接；它通过缓冲器的 OE 引脚动态关闭（高阻态）、同时仍连接到布线和 100 Ω 终端。 在此高阻态下、100 Ω 电阻器上的差分电压 ($V_｛ID｝$) 基本上变为 0V。

您能否根据数据表规格阐明以下内容？

误触发（抖动）风险：由于 V_ID = 0V 属于接收器的阈值区域并违反最小|V_ID|规格、因此将使缓冲器处于高阻态是否会因布线拾取的环境噪声而导致抖动或错误的 SYSREF 触发？

失效防护偏置要求：为了防止任何亚稳态状态、官方是否建议添加一个外部失效防护偏置网络（例如，连接到 GND 的 P 线路上 1k Ω 下拉电阻、N 线路上 1k Ω 上拉至 3.3V）、以便在驱动器为高阻态时强制实现逻辑低电平稳定状态？

逻辑低电平与逻辑高电平：如果需要外部偏置、是否严格需要偏置到逻辑低电平以实现 JESD204B SYSREF 正常运行（以准备干净的上升沿）、或者是否也可以将其偏置到逻辑高电平？

希望您能提供详细的技术说明。 谢谢！

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    TI__Guru**** 2914580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    CLKin0 引脚具有内部偏置、但它们之间没有失调电压。 因此、如果输入引脚在物理上悬空、则可能会发生抖动。 当您的 LVDS 驱动器输出为高阻态时、 CLKin0 仍会连接到 100Ω 电阻器和 LVDS 驱动器的输出。 在这种配置下、很难判断是否会发生抖动。 实际上、即使您的 LVDS 驱动器已启用但输出是静态（逻辑 0 或逻辑 1）、情况也与 LVDS 驱动器为 Hi-Z 的情况相同、因为交流耦合电容器已阻止直流与驱动器。  

    建议将 CLKin0 类型更改为 MOS、引脚之间会产生失调电压以防止抖动。

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    TI__Guru**** 2914580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    感谢您对 MOS 缓冲器模式的清晰说明。

    我有一个关于您提到的交流耦合电容器和我们特定用例的后续问题。

    我们馈送到 CLKin0 的信号是 JESD204B SYSREF。 具体而言、我们使用 LVDS 扇出缓冲器 (NB3L8504S) 来驱动该信号。 我们将控制缓冲器的 OE（输出使能）引脚、以发送恰好 2 个脉冲的离散突发、之后 OE 引脚将被禁用、立即将驱动器输出置于高阻态。

    由于这是一个空闲周期较长的脉冲信号（与连续高频时钟不同）、因此使用交流耦合电容器可能会导致直流漂移或完全阻止 SYSREF 脉冲。 因此、我们必须在 NB3L8504S 输出和 CLKin0 引脚之间使用直流耦合（没有交流电容器的直接连接）。

    您能否确认我的以下理解是否正确？

    在此直流耦合配置中、是否只需通过 SPI 寄存器将 CLKin0 类型更改为“MOS"，“，以、以防止在发送 2 个脉冲后 NB3L8504S 驱动器进入 Hi-Z 状态时发生任何抖动即可？ 或者、我们是否需要了解其他硬件/软件注意事项？

    再次感谢您的大力支持。

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    TI__Guru**** 2914580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好：

    因为这是一个空闲周期较长的脉冲信号（与连续高频时钟不同）、使用交流耦合电容器可能会导致直流漂移或完全阻断 SYSREF 脉冲。 因此、我们必须在 NB3L8504S 输出和 CLKin0 引脚之间使用直流耦合（没有交流电容器的直接连接）。

    是的。 此外、MOS 模式输入放大器在 MOSFET 输入端的迟滞电平比双极模式输入电路具有更大、因此它针对直流耦合应用进行了优化。 将 CLKin0 类型设置为 MOS 即可满足这一要求。

    谢谢、

    Michael

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    TI__Guru**** 2914580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    如前文相关主题（请参阅第二个附件）所述、我们使用 LVDS 扇出缓冲器 (NB3L8504S) 驱动 CLKin0。 为了满足 JESD204B 要求、我们通过切换缓冲器的输出使能 (OE) 引脚来发送恰好为 2 个脉冲的离散突发。 空闲时、驱动器进入高阻态。


    MOS 模式确认：之前的建议 为 CLKin0 使用 MOS 模式来利用更高的迟滞并防止在高阻态期间发生抖动。

    在当前的 TICS Pro 配置中、我将 CLKin0 设置为 4MHz、并将其用作 SYSREF 多路复用器的参考。 但是、CLKin0 路径的 PLL1 R 分频器当前显示为灰色（未激活）、无法在“PLL1 基准输入选择“块中配置 CLKin0 的 LOS（信号丢失）设置。

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    TI__Guru**** 2914580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好：

    LOS 功能仅适用于 PLL 输入路径。 如果 CLKin0 信号路由到 SYSREF 多路复用器、则不能将 LOS 功能应用于该输入。

    谢谢、

    Michael

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    TI__Guru**** 2914580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    主题：有关 LMK04828 的 SYSREF 多路复用器输入类型 (MOS)、耦合和独立端口配置的说明

    您好、Michael、

    感谢您之前的详细说明。 我想根据您的建议最终确定我们的设计、最后回答几个问题以确保一切都是正确的。

    我们的最终目标是在 NB3L8504S 输出处于高阻抗 (Hi-Z) 状态时、让 LMK04828 可靠地识别低电平状态、尤其是因为我们将 2 脉冲突发用于 SYSREF。

    输入模式选择：按照您的建议、LOS（信号丢失）功能仅适用于 PLL 路径、不适用于 SYSREF 多路复用器路径。 因此、仅仅将 CLKin0_TYPE 设置为 MOS 模式是确保稳定状态并防止在 Hi-Z 周期内发生抖动的最佳且唯一必要的配置是否正确？

    2.耦合 (AC 与 DC ):为了确保 LMK04828 正确识别来自 NB3L8504S 的高/ Hi-Z 转换,我们是否应该使用直流耦合? 在驱动器的 Hi-Z 状态期间、我们需要输入保持在特定的逻辑电平（低电平）、因此我的理解是需要直流耦合来保持该基准。 您能否确认是否建议将直流耦合用于此 MOS 模式设置？

    3.独立端口配置 (CLKin0 与 CLKin1)：在我们的设计中、我们计划为每个端口使用不同的输入类型。 在双极模式下同时使用 CLKin1 时、是否可以将 CLKin0 配置为 MOS 模式？ 我想确认这些端口可以使用不同的输入类型设置独立运行、而不会产生任何干扰。

    最终验证：总的来说、如果我们使用直流耦合、将 SYSREF 多路复用器输入 (CLKin0) 设置为 MOS 模式、并可能将 CLKin1 用作双极、LMK04828 能否在不使用任何额外的外部失效防护偏置电阻的情况下可靠地工作（在 Hi-Z 期间保持低电平并正确捕捉 2 脉冲突发）？

    我期待您的最终确认。 此致。

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    TI__Guru**** 2914580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好：

    [quote userid=“686578" url="“ url="~“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1619776/lmk04828-clarification-on-clkin-behavior-in-high-z-mode-with-100-ohm-termination-compared-to-external-fail-safe-biasing-lmk04828/6251862 输入模式选择：按照您的建议、LOS（信号丢失）功能仅适用于 PLL 路径、不适用于 SYSREF 多路复用器路径。 因此、仅仅将 CLKin0_TYPE 设置为 MOS 模式是确保稳定状态并防止在 Hi-Z 周期内发生抖动的最佳且唯一必要的配置是否正确？

    是的、这就足够了。  

    [quote userid=“686578" url="“ url="~“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1619776/lmk04828-clarification-on-clkin-behavior-in-high-z-mode-with-100-ohm-termination-compared-to-external-fail-safe-biasing-lmk04828/6251862 耦合（交流与直流）：为了确保 LMK04828 正确识别来自 NB3L8504S 的高/ Hi-Z 转换、是否应该使用直流耦合？ 在驱动器的 Hi-Z 状态期间、我们需要输入保持在特定的逻辑电平（低电平）、因此我的理解是需要直流耦合来保持该基准。 您能否确认是否建议将直流耦合用于此 MOS 模式设置？

    是的、建议在此 MOS 模式设置中使用直流耦合。

    [quote userid=“686578" url="“ url="~“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1619776/lmk04828-clarification-on-clkin-behavior-in-high-z-mode-with-100-ohm-termination-compared-to-external-fail-safe-biasing-lmk04828/6251862 独立端口配置 (CLKin0 与 CLKin1)：在我们的设计中、我们计划为每个端口使用不同的输入类型。 在双极模式下同时使用 CLKin1 时、是否可以将 CLKin0 配置为 MOS 模式？ 我想确认这些端口可以使用不同的输入类型设置独立运行、而不会产生任何干扰。

    是的、这应该没问题。

    [quote userid=“686578" url="“ url="~“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1619776/lmk04828-clarification-on-clkin-behavior-in-high-z-mode-with-100-ohm-termination-compared-to-external-fail-safe-biasing-lmk04828/6251862 最终验证：总的来说、如果我们使用直流耦合、将 SYSREF 多路复用器输入 (CLKin0) 设置为 MOS 模式、并可能将 CLKin1 用作双极、LMK04828 能否在不使用任何额外的外部失效防护偏置电阻的情况下可靠地工作（在 Hi-Z 期间保持低电平并正确捕捉 2 脉冲突发）？

    正确。

    谢谢、

    Michael