• 状态 Resolved
  • 已锁定 已锁定
  • 回复 3 回复
  • 订户 0 订户
  • 视图 20 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] CDCLVP1204：时钟说明对 CDCLVP1204 器件进行了重新分级

admin
Guru**** 2874030 points

Other Parts Discussed in Thread: CDCLVP1204

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1627115/cdclvp1204-clocking-clarification-regrading-cdclvp1204-device

部件号： CDCLVP1204

您好、

我们在设计中使用了 CDCLVP1204 器件。 使用 3.3V 电源。

终端接收器时钟输入要求单端电压最大值为 400mV、差分电压摆幅最小值为 400mV 至最大 800mV

我们已将 OUT+/-引脚连接至 49.9 Ω 至 GND。

我们有从 OUT+/-引脚到接收器时钟基准输入 (+/-) 引脚的串联电阻器。

在接收器内部、时钟基准输入 (+/-) 引脚具有 50 Ω 的 GND 电阻、然后是交流耦合。

receiver_input_term.png

您能帮助了解如何实现接收器电气规范吗？ 请帮助提供我们需要使用的适当值。  

  • 0
    TI__Guru**** 2874030 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Chezhian：  
    相应的终止如下所示


    假设采用交流耦合。  
    但是、如果接收器的最大差分输入摆幅最大值为 800mV、则该器件不正确。  
    LVPECL 输出通常为 800mV SE 或 1.6Vpp 差分。  
    我认为更好的器件是 LVDS 器件、它通常具有大约 350mV 或 700mVpp 差分的 SE 输出 (VOD)。  

    LMK1D120x 系列等器件将是非常合适的选择。  

    此致、  

    Vicente  

  • 0
    TI__Guru**** 2874030 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Vicente：

    如前所述、ASIC 输入[P/N ]引脚具有 50 欧姆的内部输入端接电阻器连接到 GND、端接后信号会进行交流耦合。
    您能否帮助找到合适的电阻器拓扑、以便使用 CDCLVP1204 时钟缓冲器在 P 和 N 引脚上实现 400-800mV 的差分摆幅？
    请查看这些限制条件并提供您的建议。

    谢谢

  • 0
    TI__Guru**** 2874030 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Chezhian：  
    请尝试以下操作。  
    您的交流耦合电容将位于 R3 和 R5 之后。  

    串联电阻应为 0 Ω。  
    这会产生~651mV SE 摆幅或大约~1300mV 差分峰峰值。  

    此致、  

    Vicente