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[参考译文] LMK05318B：LMK05318B：DPLL 无法使用 40MHz XO 锁定到 1PPS PRIREF 输入 (LVCMOS)（±1ppm）

admin
Guru**** 2847400 points

Other Parts Discussed in Thread: LMK05318B

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1632599/lmk05318b-lmk05318b-dpll-failing-to-lock-to-1-pps-priref-input-lvcmos-using-40-mhz-xo-1-ppm

器件型号： LMK05318B

我将使用设计一个系统 LMK05318B 并且无法让 DPLL 验证并锁相到 1PPS 基准。

系统设置：

  • PRIREF 输入： 源自 GPS 的 1PPS 信号、通过 FPGA、并通过 3.3V LVCMOS GPIO 驱动到 PRIREF 引脚。

  • XO 输入： 容差为±1ppm 的 40MHz 标准晶体振荡器 (XO)。

  • 输出： 156.25Mhz。

问题： 施加 1PPS 信号时、DPLL 会拒绝锁定。 具体而言、我在状态寄存器中观察到以下情况：

  • PRIREF_VALSTAT读取0（输入无效）。

  • LOFL_DPLL （频锁丢失）标记出来。

  • LOPL_DPLL （锁相丢失）标记出来。

执行的故障排除：

  1. 我使用示波器验证了 1PPS 信号是否干净地到达 PRIREF 引脚、具有良好的压摆率和标准 LVCMOS 3.3V 电平。

  2. 如果 I BYPASS/DISABLE 1PPS 相位验证监控器、PRIREF_VALSTAT成功进入1（有效）、但 DPLL 仍然无法实现频率或相位锁定（LOFL 和 LOPL 保持标记状态）。  

我已附上我的 TICS Pro 配置文件 ( 1PPSTest.tcs ) 以供您查看。

这是 PRI_REF_P 输入
Image_20260401_1225015430175491468385975.jpeg

PRIREF_N 引脚在假设其在单端 (SE) 模式下在内部接地的情况下保持悬空。

提前感谢您的支持！

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    TI__Guru**** 2847400 points
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    尊敬的 Adithyan：

    首先,感谢您对 所进行的研究的明确解释。
    我认为 40MHz 过高、XO 无法将 DPLL 锁定在 1PPS 上。
    使用 1PPS 相位验证监控器进行的测试已说明方向。

    如果启用了 XO 倍频器（我未检查您的.tcs 文件）并且 TDC 阈值计数为 63 、则允许的误差将为 0、78PPM。
    在应对温度变化方面、TCXO 是比普通 XO 更好的选择。 并观察规格中的温度稳定性与频率容差。
    0.5PPM TCXO 可能具有 1、5PPM 的生产容差。

    简单的旧 GPS 接收器具有大约 50-100ns 的抖动、较新的大约 15-30ns、特殊计时接收器大约具有 5ns 的抖动。 （中间没有 FPGA）

    例如、是否可以将 XO 频率降低至 24、576MHz。


    此致、
    Octo

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    TI__Guru**** 2847400 points
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    尊敬的 Adithyan：  

    我明天可以研究一下、看看我是否可以使用您的配置锁定到 1pps 输入。 正如 Octo 提到的、XO 频率容差可能导致 1pps 基准最初难以验证、但一旦您禁用 1pps 相位检测器、我会预计 DPLL 最终应该能够实现锁定、前提是器件配置的其余部分正确。  

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    TI__Guru**** 2847400 points
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    尊敬的 Connor：

    我监控 DPLL 大约 5 小时、但从未实现锁。 我意识到我之前忘记提到我使用的是 容差为±1ppm 的 40MHz TCXO。 我已经尝试禁用倍频器、但仍然不同步。

    您能否请查看我的配置、看看是否存在阻止其锁定的问题？

    此致、
    Adithyan

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    TI__Guru**** 2847400 points
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    尊敬的 Adithyan：  

    我有机会在我的设置中对此进行了研究、似乎该问题与 PRIREF_N 端接有关。 如果 PRIREF 输入类型设置为 SE 且没有内部端接、则 PRIREF_N 引脚应具有一个外部 50 Ω 接地电阻、以确保输入级正确偏置。 如果您要在设置中将此引脚悬空、可以尝试将 PRIREF 接口类型设置为具有内部 50 Ω 终端的 SE。  

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    TI__Guru**** 2847400 points
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    尊敬的 Connor：

    感谢您的迅速回复。 我在 PRIREF 中尝试了具有内部 50 Ω 内部端接的 SE（XO 倍频器关闭）、但有效状态仍然没有通过。 我还尝试关闭 PPS 验证器。 和以前一样：将出现有效状态、但未锁定。

    还有什么我可以尝试的吗

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    TI__Guru**** 2847400 points
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    尊敬的 Adithyan：  

    只需确认、禁用 XO 倍频器时、是否也会更改 N 分频器以将 VCO1 频率设置回 2500MHz？  

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    TI__Guru**** 2847400 points
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    尊敬的 Connor：

    它已锁定、但我有一个问题。 我在 FPGA 内的 156.25MHz 输出时钟上运行一个计数器、并使用 1PPS 信号对计数进行采样。 我正在计算相邻样本之间的差值、锁定时该差值应为 156.25e6。

    我连续绘制了这些值。 频率保持在 156.17MHz 约 1700 秒、跃升到 156.29MHz 范围、然后缓慢收敛到 156.25MHz。 但是、整个过程需要 3 到 4 个小时。

    为什么初始延迟为 1700 秒、为什么初始差值如此之高？


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    TI__Guru**** 2847400 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Adithyan：  

    当 DPLL 退出保持模式时、t = 0 吗？还是仅当器件启动并从 XO 自由运行时、t = 0？ 您能否确认在初始化期间是否正确设置了 XO 倍频器和 N 分频器？  

    156.17MHz 输出频率对应于大约–500ppm 的误差、这表明 VCO 很可能受到限制。 如果 XO 输入具有较大的频率误差、或者设置 PFD 和 VCO 频率的配置未正确设置、则可能会发生这种情况。 现在我想这是因为未在本应启用时启用倍频器的问题、反之亦然。