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[参考译文] CDCS503：CDCS503 输入时钟规格–峰值‑峰值抖动和占空比保证

admin
Guru**** 2872490 points

Other Parts Discussed in Thread: CDCS503

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1638746/cdcs503-cdcs503-input-clock-specifications-pk-pk-jitter-and-duty-cycle-guarantee

部件号： CDCS503

您好的团队、

背景：
我们正在评估具有 3.3‑V LVCMOS 输入时钟的 CDCS503PWR。
查看数据表 (SCAS872) 和相关的 TI E2E 主题后、我们无法找到输入时钟峰峰值‑pk 抖动或占空比的显式保证限值。
问题：
  1. TI 是否为 CDCS503PWR 定义了任何保证的最大输入时钟抖动 (pk‑pk 或 RMS)、以确保 PLL 锁定和指定的性能？
  2. LVCMOS 输入是否有保证或建议的输入占空比‑周期范围（最小值/最大值%）？

此致、
Ryu。

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    TI__Guru**** 2872490 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Ryu、

    我们将 在本周结束时回复您。

    此致、

    Sandra  

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    TI__Guru**** 2872490 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Ryu、

    要回答您的问题：

    1. 我们没有指定 CDCS503 的最大输入时钟抖动。 您期望输入抖动是什么样子的？ 您是否观察到抖动是决定 PLL 是否锁定的因素？
    2. 数据表中指定的输出占空比范围是在输入具有 50%占空比的情况下确定的。 此器件的输入占空比没有指定范围。

    此致、
    Jaryd.

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    TI__Guru**** 2872490 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Jaryd：

    感谢您的答复。
    我还有几个问题。
    占空比是否有允许的容差范围（例如，45–55%）？
    此外、允许的输入频率变化有多大？
    如果作为输入施加 12.5MHz、大约有多大的变化百分比是可以接受的？
    此外、如果输入发生变化、它是否会在输出中造成干扰？
    此致、
    Ryu。
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    TI__Guru**** 2872490 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Ryu、

    遗憾的是、我们没有为输入占空比范围指定容差。 输入占空比为 50%时、我们指定输出占空比范围为 45%至 55%。 只要输出占空比处于此范围内、输入占空比就应该是可以接受的。

    具体的变化量取决于将 CDCS503 用作缓冲器还是乘法器。 如果您将其用作缓冲器、输出频率将跟踪输入、因此输出端的输入变化将大致相同。 如果您将其用作倍频器、则输入变化将根据设置的倍频器值按比例缩放为输出 (CDCS503 为 4x)。

    可接受的变化量取决于您的用例以及应用可承受的抖动和 PPM 漂移。

    此致、
    Jaryd.