[参考译文] LMK1D1204：IN_SEL 为开路时的 LMK1D1204 时钟输出状态

Other Parts Discussed in Thread: LMK1D1204

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1653434/lmk1d1204-lmk1d1204-clock-output-state-when-in_sel-is-open

器件型号： LMK1D1204

您好、

LMK1D1204 的数据表指定了当 IN_SEL 输入引脚保持未连接状态时、时钟输出为逻辑低电平。 这是否意味着 所有 OUT_P 和 OUT_N 引脚都被驱动至 0V、或者在本例中、逻辑低电平是否意味着 OUT_N 的典型值为~1.375V、OUT_P 的典型值为~1.025V、即 OUT_P - OUT_N =- VOD？

任何见解都将不胜感激。