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[参考译文] CDCS503:即使没有输入、输出也会振荡。

Guru**** 2933630 points

Other Parts Discussed in Thread: CDCS503

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1654102/cdcs503-the-output-oscillates-even-though-there-is-no-input

部件号: CDCS503

您好的团队、

即使输入处于稳定的高电平或低电平状态、输出也会显示一个波形。
输入和输出均连接到 FPGA、接线中串联了一个 22 Ω 电阻器。
未连接上拉或下拉电阻器。
由于 FPGA 有内部上拉电阻器、我最初认为这不是问题、但我怀疑 FPGA 和输入之间缺少上拉电阻器可能是导致该问题的原因。
输入端没有上拉或下拉是否会导致输出振荡?
如果需要共享电路和波形、我更愿意通过私人消息或电子邮件进行通信。
 
此致、
Ryu。
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    您好、Ryu、  

    我们正在调查您的查询,我们将在接下来的几天内回复您。 请随时通过电子邮件发送您的配置/范围读数、因为这可能有助于调试您的问题。  

    此致、
    Jaryd.

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    尊敬的 Jaryd:

    感谢您的答复。
    由于我没有您的电子邮件地址、我已向您发送了一个朋友请求。
    此致、
    Ryu。
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    您好、Ryu、  

    我已向您的电子邮件地址发送了一封电子邮件、因此您也应该拥有我的。 请允许我们有时间考虑您的问题。  

    此致、
    Jaryd.  

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    由于对话通过电子邮件持续进行、请关闭此 e2e 帖子。

    作为参考、这应该是器件的预期行为。 CDCS503 内部是一个 PLL、用于稳定器件的输出频率和 SSC 功能。 在这部分中、PLL 没有用于使时钟输出静音的保持模式或输入损耗检测功能、因此当断开输入基准时、输出将在不稳定、自由运行的模式下继续。  如果您希望在没有时钟输入时使输出静音、最好在不再提供 FPGA 时钟输入时下拉 OE 引脚。