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器件型号： TAS5825M
主题： 关于低于 20ns 的最小 I2C 上升/下降时间要求的阐释
尊敬的 TI 支持团队：
我们想详细说明 TAS5825M/TAS5826M 系列的最小 I2C 上升/下降时间要求。
在数据表时序表中、I2C 上升时间和下降时间规格包括 20ns的最小值。
我们的 I2C 总线在 标准模式下运行、频率低于 100kHz。
在某些测量条件下、测得的 SCL/SDA 上升或下降时间 小于 20ns。
不过、波形看起来很干净、并且我们没有观察到明显的振铃、过冲、下冲或 I2C 通信错误。
我们想了解的是、 即使波形质量干净、上升/下降时间超过 20ns 是否会导致 IC 内部出现真正的功能或可靠性问题。
您能否澄清以下几点？
- 20ns 的最短上升/下降时间是否 是 IC 内部正确运行的绝对要求？
- 如果测得的上升/下降时间小于 20ns（例如大约 10ns）、但没有振铃、过冲、下冲或通信故障、这是否仍会导致 I2C 输入电路出现内部故障？
- 20ns 的最低规格是否主要用于防止振铃、EMI 或过多的边沿速率等外部信号完整性问题？
- 或者、由于 IC 输入缓冲器、数字滤波器、尖峰滤波器或内部 I2C 采样电路可能无法正确识别超过 20ns 的边沿、因此是否至少需要 20ns？
- 如果边沿速度快于 20ns 但所有其他 I2C 时序参数都在规格范围内（例如 SCL 高电平时间、SCL 低电平时间，建立时间和保持时间）、则该条件是否应该被视为实时时序违例？
- 在本例中、我们是否应该有意添加外部 RC 元件以将 I2C 边沿速率降低到 20ns 以上？
- 如果添加外部电容可改善上升/下降时间值、但由于阈值交叉延迟而降低了 SCL 高/低时序裕度、则应优先考虑哪个参数？
我们担心的是、如果原始波形已经很干净且通信稳定、那么只添加电容来满足 20ns 的最小上升/下降时间可能并不是理想的系统级解决方案。
请告知我们、预计上升/下降时间是否会低于 20ns、从而产生实际的 IC 运行风险、或者是否应将其主要视为信号完整性/EMI 设计指南。
此致、
