[参考译文] LMK5C23208A：布局审查

尊敬的 Abhishek：

我们正在 查看您的原理图和布局、请允许我们抽查、我们会尽快答复您。  

此致、
Jaryd.

尊敬的 Jaryd：

感谢您的答复。 同时、您能否指导我如何为 LMK5C23208ARGCR 生成时钟配置文件。 需要在 TICS Pro 工具中立即完成。 请提供支持和必要步骤以继续。

此致、
Abhishek

尊敬的 Abhishek：

是的、可以使用 TICS Pro 生成配置文件。 如果您使用 EVM 来测试/评估芯片、则可以将 LMK5C33216A EVM 与 LMK5C23208A TICS Pro 器件配置文件配合使用、因为它们使用相同的芯片内核和引脚布局。

原理图在大多数情况下看起来不错、下面是我的评论：

• 我注意到 I2C 上拉电阻器未组装；由于设计使用 I2C、因此 I2C 线路上需要上的上拉电阻器才能正常工作。
• 尽管您不使用 IN0/IN1、但 VDD_IN 需要连接到 VCC 才能上拉 PD #。 如果未使用 IN0/IN1、铁氧体磁珠是可选的。

以下是我的布局注释：

• 确保将 0.1uF 旁路电容器放置在器件的电源引脚附近、并对 VDD 线路使用更宽的多边形。
• 对于如此大的电路板、布局相当密集、您以后是否要向整个电路板添加其他器件？
• 差分布线需要间隔以确保信号对具有 100Ω 差分布线阻抗。
• 如果原理图中未填充元件、请确保布局中也未填充元件。
• 这部分布局似乎不完整、请仔细检查 OUT5 的布线

此致、
Jaryd.

尊敬的 Jaryd：

感谢您的答复。

对于 LMK 时钟 IC 配置、我没有 LMK EVM。 我计划使用 TICS Pro 工具配置板载 LMK IC。 在本例中、我应该如何配置 IC 的时钟。

请说明有关如何为所需的输出配置 APLL 和输出时钟的过程

在原理图中、由于我仅使用 XO 输入、因此我未使用 DPLL、这就是为什么我没有为 VDD_IN0 和 VDD_IN1 组装器件的原因。 如您所述、PD 引脚需要上拉。 我可以不使用 VDD_IN 为 PD 信号安装外部上拉电阻。 请建议最好选择哪一个 — 外部上拉或内部 VDD_IN。

此外、在进入 FPGA 时、I2C 线路会在原理图中稍后上拉、因为 3.3V 信号电平会转换为 1.8V

此致、

Abhishek

尊敬的 Abhishek：

[报价 userid=“634015“ url=“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1654168/lmk5c23208a-layout-review/6382583

在本例中、我应该如何配置 IC 的时钟。

请说明有关如何为所需的输出配置 APLL 和输出时钟的过程

[/报价]

板载 IC 可以配置为具有 I2C 连接和 TICS Pro GUI、或任何支持与器件通信的 I2C 接口。 我们支持使用 USB2ANY 连接 EVM 来连接 I2C、设计人员可根据具体情况配置其他与 I2C 连接的方法。 建立 I2C 连接后、可根据 LMK5C23208A 编程器指南配置 APLL 和时钟输出寄存器。  

[报价 userid=“634015“ url=“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1654168/lmk5c23208a-layout-review/6382583 ]我可以不安装 VDD_IN、而是安装 PD 信号的外部上拉电阻。

是的、PD 如果您不想为 VDD_IN 供电、则应该能够为 VDD#信号使用外部上拉电阻。 在原理图中组装 R1779 应该足以上拉 PD #引脚。  

此致、
Jaryd.

尊敬的 Jaryd：

感谢您的答复。

我们能否安排一个电话来更详细地讨论时钟编程、并更清楚地了解配置和实现？

您明天或本周的任何一天是否可在 IST 晚上 7：00 至晚上 8：30 之间拨打电话？

此致、

Abhishek