[参考译文] LMX2572LP：LMX2572–跳期间偶尔出现 LD 上升沿缺失

Other Parts Discussed in Thread: LMX2572

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1660638/lmx2572lp-lmx2572-occasional-missing-ld-rising-edge-during-hopping

器件型号： LMX2572LP
主题中讨论的其他器件： LMX2572

您好、

我们在全‑辅助模式下使用 LMX2572、其中 MUXout =锁定检测。 我们会跳过 N 个频率（例如，N=201）。 我们始终等待 LD 处于高位、然后再开始下一跳。 通常我们在 LD 上捕获 N 个上升沿。 有时、我们仅捕获 N‑1 个边沿–一个跃点似乎不会产生低‑μ s 到‑μ s 高转换。  

配置：

• Fpd = 100MHz
• LD_DLY = 300（提供 12µs 延迟）
• LD_TYPE = 1（VCO 校准+ Vtune 检查）
• 每次锁定后的停留时间= 10µs

问题：

1. 在跳变期间、LD 引脚是否保持高电平（从不变为低电平）并且器件仍报告锁定？
2. 在一跳期间、LD 的最小保证低‑μ s 脉冲宽度是多少？
3. LD_TYPE 或 LD_DLY 是否影响这个低‑μ s 脉冲行为？

‑想在调试 FPGA 采样之前确认这是否可能是芯片内部问题。 谢谢。