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Other Parts Discussed in Thread: LMK04832
https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1670299/lmk04832-lmk04832-pulsed-sysref-vcm
器件型号： LMK04832
您好、
我需要从 LMK04832 向具有 0.9V Vcm 和 600mV 摆幅的 FPGA 提供脉冲 sysref、我应该实现哪种输出标准和端接？
提前感谢、
Deva
在共模电压低的情况下、我们通常建议进行交流耦合并发送足够长的脉冲序列以恢复电容器上的直流偏置、然后使 SYSREF 接收器能够侦听上升沿。 较小的交流耦合电容器有助于在恢复标称偏置之前减少脉冲数。
我们还有一对字段 SYSREF_GBL_PD 和 SCLKx_y_DIS_MODE、可用于放置奇数输出 (CLKOUT1、3、5、...) 标称 VCM 状态、而该位为高电平。 在不生成脉冲时、可以将 SYSREF_GBL_PD 写入 1、并将电容器预偏置到非常接近所需的共模电平、从而减少脉冲激活时的跳变；然后、当需要脉冲时、写入 SYSREF_GBL_PD = 0 并在其后立即生成脉冲。 这往往在高 SPI 频率和突发写入时效果更佳 — 事实证明，您可以继续写入数据字节之外的字节，并且它们将自动应用于具有递减地址的寄存器， SYSREF_GBL_PD 位和 SPI 脉冲计数触发器仅存在两个寄存器之外、因此在单个事务中只写入 0x140 的两个地址字节、然后写入 0x140 的三个数据字节到 0x13E 的速度更快 — 否则，只需写入 0x140、然后单独写入 0x13E 仍然有效、速度稍微慢一点。 当交流耦合电容器尺寸无法减小时、这往往会有所帮助、可能是因为 SYSREF 脉冲频率非常低。
当您说您需要 600mV 的摆幅时、是 600mV |Vp - Vn |、还是每个引脚上±300mV？ LVDS 驱动器接近后者、在 12.5Ω+ 75Ω+ 12.5Ω 配置中、可通过将负载电阻分解为两个小型串联电阻器（一个在 P 上、一个在 N 上）来进行降压。 HSDS 6mA 驱动器接近前一个。
我的 FPGA 输入规范提到每个 P/N 至 GND 之间具有 200mV 至 600mV 的摆幅。
我的逻辑期望 sysref 脉冲没有任何矮、因此无法实现具有交流耦合的脉冲序列。
请为直流耦合参考频率提供端接方案。 此外、LVDS 是提供脉冲 sysref 还是在空闲状态下具有矮脉冲？
还有一点、我计划使用仅 PLL2 模式、在这种情况下可以让 CPOUT1 悬空吗？
脉冲序列可以是 SYSREF 频率。 我们器件上的脉冲发生器与适当的时序和宽度同步生成 SYSREF 脉冲。 无论输出格式如何、同步脉冲生成都成立。
然而、当 SYSREF 边沿开始时、交流偏置可能与标称值偏移过远、标称值可能是矮脉冲的来源。 我使用我的初始响应中概述的过程测量初始共模和最终共模之间大约 150mV 的差值。
对于直流端接、LMK04832 提供了几个选项。 我想您可以在 P 和 N 输出引脚上添加一个 TEE 衰减器、并应用具有 100Ω 直流差分终端的 LVDS 信号。 振幅将从标称值略微降低、但共模电平可能会降至接近 900mV。 我不确定 TEE 衰减器的值会为您的系统产生可用的组合、但由于 LVDS 的标称值为 350mV /引脚摆幅和 1.25V 标称共模、并且 (900mV / 1.25V)* 350mV > 200mV，因此存在一个比率应该可以提供可接受的结果是合理的 — 欢迎您进行研究。 请注意、当驱动器处于活动状态时、3dB TEE 衰减器会通过输出驱动器拉动静态直流电流、因此在 SYSREF 输入侦听之前和之后、您可能需要将输出格式设置为断电以减少电流消耗。
在仅 PLL2 模式下、CPOUT1 可以保持悬空。
