您好，
我正在尝试从983.04MHz 中获取时钟，并将此信号同步到10MHz 外部信号。 下面的照片描述了我要执行的设置：
我想知道您是否可以提供配置文件并确认我的硬件设置是否正确。 在硬件照片上，“1”旁边的圆圈是我的 SigGen 的外部参考频率122.88MHz (如用户指南中的建议，上图中未显示)。
硬件照片中“2”旁边的另一个圆圈是同步针脚，我也从 SigGen 中注入了10MHz 外部信号，但我无法锁定 PLL。 任何见解都将受到极大的启发。
KR，
亚历克斯
亚历克斯
同步引脚不应涉及，我认为您可能会误解同步引脚的工作原理。 同步引脚是一个 CMOS 输入端口，用于控制分禾器复位的时间，或用作 SYSREF 分禾器的触发器。 它不涉及锁定 PLL，您不应该将任何内容连接到此端口。
如果信号发生器向锁定的 LMK04832 PLL 提供122.88MHz，并且 同一信号发生器(或 共享相同10MHz 参考端口的另一个信号发生器)向 ADC 提供测试信号，则从锁定的 PLL 到 ADC 的参考时钟(983.04MHz) 此外，从 SigGen 传送到 ADC 的测试信号应该 被锁定(例如，如果您的测试信号为10MHz，那么您将从锁定的 PLL 计算出的每10,000,000个来自 ADC 上 SigGen 的时钟脉冲数，而不会丢失或额外脉冲)的精确计数为983,040,000个时钟脉冲。
我已经测试了下面的配置文件，并确认，当我在+6dBm 的条件下从信号发生器提供122.88MHz 到 CLKIN1时，我从 CLKout2中获得983.04MHz。 我对默认配置做了三项更改：
我用于加载文件的过程：
e2e.ti.com/.../1537.983p04MHz_5F00_LMK04832.tcs
无论 PLL1的状态如何，一旦加载此文件，PLL2应自动锁定。 如果加载此文件后没有看到至少 PLL2锁定，说明通信或 PLL 上出现了问题。 同样，如果在 CLKin1端口提供+6dBm 122.88MHz 并加载此文件后看不到 PLL1锁定，则会出现问题(但它可能与通信无关，并且可能与参考路径或 CPout1组件隔离)。 您可以尝试其他一些基本诊断：
我们现在将从这开始。 如果您已经到达这一步，但仍有问题，请提供信号发生器型号，一些有关 CLKout2正在执行的操作的信息(它是否产生的频率接近983.04MHz，完全不是？ ETC)和 上述先前测试的结果。
此致，
德里克·佩恩
我对这一延迟表示歉意，但 我在星期五下班了， 只有一次机会来看看这一点。
电源电流听起来是正确的，尽管断电=1 并不能使设备处于低电流状态是很奇怪的...您可以描述在其他情况下能够与设备通信，所以我不能完全确定为什么断电=1对您不起作用。 同样异常奇怪的是，该设备未使用默认配置锁定任何一个 PLL。 您的设备或 VCXO 出现问题。
我还有一个步骤可以让您尝试：您能否配置 PLL1_LD_MUX 和 PLL2_LD_MUX 以显示 PLL1 R/4和 N/4，然后使用示波器探测状态信号并告诉我您看到的内容？ 我希望信号大约为10MHz/4和122.88MHz/4，如果您看到的是不同的信号，最好知道。 我还想重复这项练习，同时将信号设置为 PLL2 R/4和 N/4，这次信号的频率应该非常相似。
如果 PLL1 N/4或 PLL2 R/4信号在某种程度上损坏或变频，这表明 VCXO 或 OSCIN 路径存在问题，这与两个充电泵都降至~GND 电压一致。
此时，最好直接探测 VCXO 信号。 您需要低回路电感，因此请使用带有引线的示波器探头，直接测量 R62或 R63的50Ω Ω 端接(以填充者为准；请告诉我两者是否都未填充)，并仔细检查 VCXO 是否正在实际生成信号。
如果我们怀疑 VCXO 有问题，您可以尝试修改手动绕过 VCXO 的输入路径以测试 PLL ...说明如下：
然后，您需要在 OSCin SMA 上插入一个来自122.88MHz 信号发生器的信号，重新加载我发送的寄存器配置，并检查 PLL2是否锁定。 如果您执行此步骤，并且 PLL2仍没有锁定，并且您知道您与主板有通信(通过切换断电=1并观察降低的主板电流来检查)，则您的部件或 PCB 是柠檬。
此致，
德里克·佩恩
