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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1074172/lmx2592-phase-noise-performance-between-a-150mhz-and-100mhz-reference
大家好，团队
如果我们将参考从150MHz 降低到100MHz。 这会如何影响集成相位噪声性能？ 哪一项更好？
如果 OSCin 倍增器使用100MHz 基准，这是否会比使用150MHz 基准而不使用双倍频时产生更好的相位噪声？
谢谢，
凯文
凯文：
一般来说，降低参考频率往往意味 着降低 PFD 频率，这会增加所用的 N 分频器，并增加输出处的参考噪声乘数。 因此，PFD 频率的降低通常会导致环路带宽内的集成噪声增加，以及总体环路带宽的降低。 有时，参考频率与 PFD 频率无关，在这种情况下不会有任何变化：假设您具有相同好的频率缩放100MHz 和150MHz 的参考，但 PFD 频率为50MHz，两 种情况下的相位噪声性能相同。
通常，100MHz + OSCin 双倍频将在没有双倍频的情况下超过150MHz 的参考性能，但 LMX2592允许的最小 N 分频器有限制，因此很难肯定地说，一个比另一个更好。 例如，4阶调制 器的最小 N 分频器限制为30，因此不可能使用低于6GHz VCO 的200MHz PFD 频率。 在这种情况下，启用双倍频只会增加1/f 噪声，双倍频输出需要重新划分，以满足最小的 N 分频限制。
我强烈建议您在 PLLatinum SIM 中模拟您所需的条件，这是我们专为使 客户能够进行这些比较而设计的工具。 如果您准备了无效的配置(例如，违反了特定调制器指令的最小 N 分频器要求) ，则 PLLatinum SIM 将以图形方式警告您，并且可以计算任何所需配置的集成相位噪声。
此致，
德里克·佩恩
